SK 海力士高带宽内存（HBM）迭代演进技术细节

SK 海力士在 Hot Chips 2026 大会上的报告阐述了高带宽内存（HBM）如何迭代演进，以满足人工智能极高的内存需求。报告的核心观点是：未来 HBM 技术进步，不仅依赖性能更优异的 DRAM 电路，还离不开先进封装、更高密度的垂直集成、热管理技术升级，以及内存与处理器设计之间更紧密的协同配合。

HBM 通过硅通孔（TSV）技术，将多颗 DRAM 裸片垂直堆叠在基底裸片之上。整套内存封装与 GPU 或 AI 加速器共同放置在硅中介层上，依靠数千条并行链路完成数据交互。相较于传统内存，这种宽接口方案能够实现超高带宽，同时占用更少电路板面积。报告将 4 颗 HBM3E 封装与 12 颗 GDDR6 器件做对比：HBM 方案可实现 144GB 容量、约 4TB/s 带宽，而占用的电路板面积仅为后者的一半；同时 HBM3E 每比特数据传输的能耗也大幅降低。

人工智能同时提出三大需求：面向并行计算的更高带宽、适配大模型与数据集的更大容量，以及利于数据中心散热与降本的更高能效。每一代 HBM 都致力于同时优化这三项指标。报告给出带宽演进数据：HBM2E 约 460GB/s，HBM3 达 717GB/s，HBM3E 为 1024GB/s，HBM4 提升至 2048GB/s。HBM4 将接口总位宽从 1024 组数据通路翻倍至 2048 组。

性能提升的背后，制造难度也急剧增加。HBM4 拥有超过 20000 个硅通孔（TSV）以及约 16148 个微凸点。更大的封装尺寸与更高的堆叠层数带来诸多工程难题：晶圆减薄、裸片翘曲、凸点一致性、窄间隙填充、连接可靠性以及散热问题。堆叠中任意一层出现缺陷，都会导致整个堆叠模组报废，因此高精度检测以及 “已知合格堆叠裸片” 测试至关重要。

SK 海力士将模塑底部填充大规模回流焊技术（MR‑MUF）列为核心生产工艺。热压键合需要对每一颗裸片单独施加压力与热量完成粘接；而 MR‑MUF 工艺一次性完成多处连接，再向堆叠间隙灌入保护填充材料。该工艺可以提升生产效率、降低热阻，但对翘曲与窄间隙的容忍度变差。依托升级版 MR‑MUF 工艺，SK 海力士实现了 16 层堆叠 HBM3E，容量 48GB，封装总高度控制在 775 微米以内。

报告指出，对于 20 层及以上堆叠，混合键合是极具前景的下一代技术。混合键合直接将电介质表面与铜互连接合在一起，取消传统焊料微凸点。互连尺寸可以做得更小，能够容纳更多 TSV，实现更高带宽。去掉微凸点后，在同样封装高度限制下，可以使用更厚、机械强度更高的 DRAM 裸片。铜直接互连导热能力更强，堆叠工作层数越多，该优势就越关键。

热管理同样举足轻重。带宽提升会带来功耗上涨，堆叠层数越高，热量越难向外散出。SK 海力士提出 i‑HBM 架构：在裸片之间高温的界面区域，置入电绝缘但导热性能优异的构件，打造专用散热通路。报告数据显示，该方案热阻最多可降低 30% 以上。基底裸片采用先进逻辑工艺可进一步降低功耗；同时在封装内分散布置电源 TSV，能够优化供电网络。

这一切为何意义重大？AI 处理器的性能越来越受限于数据向处理器输送的速度与效率。性能强劲的加速器如果要等待内存数据，就会造成芯片算力、电力以及散热资源的浪费。HBM 缓解了这一瓶颈，但如今 HBM 能否发挥价值，取决于过去被视作次要制造环节的封装技术。

总结：这份报告揭示半导体行业正在发生重大转变。传统流程中内存是在系统组装后期才完成装配；而在高端 AI 封装方案里，HBM 需要早期就和昂贵处理器、中介层集成在一起。HBM 封装必须承受台积电 CoWoS、重布线层中介层、嵌入式桥接等技术带来的各类应力。这就要求内存厂商、晶圆厂、处理器设计方以及封装企业从项目初期就开展协同。先进封装不再仅仅是 HBM 的组装手段，它直接决定下一代 AI 系统能否获得所需的带宽、容量、可靠性与能效。