Cadence PCIe 6.0 x8 子系统在 TSMC N3 通过 PCI-SIG 首轮官方合规测试：64 GT/s 全速率一次过关

Cadence 9 月 1 日宣布，其在 TSMC N3 工艺实现的 PCIe 6.0 PHY 与控制器完整 x8 子系统，在 7 月底举行的 PCI-SIG 合规测试研讨会上以完整 64 GT/s 速率通过全部官方合规测试，进入 PCI-SIG Integrators List。这次研讨会是 PCI-SIG 首次为 PCIe 6.0 规范组织的官方合规测试专场。

按规范全速率完成测试，意味着这套方案跨过了量产前最硬的一道验证门槛。Cadence 的 x8 子系统由 PHY 与控制器组成，均在 N3 上做了硅实现；收发端以 ADC/DSP 均衡应对 PAM4 信号；SerDes 运行经固件优化；物理层支持多协议复用，为与 CXL 等协议共享留下空间；低功耗设计纳入 PCI-SIG 最新的工程变更通知（ECN）要求。Cadence 称方案已可供 SoC 厂商设计导入。

合规测试之前，Cadence 与 PCI-SIG、测试设备商及产业伙伴做了数月互操作预测试，提前暴露并解决了潜在问题。Cadence 研发副总裁 Marc Loinaz 表示，PCIe 是 AI/HPC 数据中心与 AI 工厂关键的 scale-up 互连，一次通过合规验证了完整 PHY 与控制器方案可互操作、可用于量产。Keysight 网络数据中心总经理 Brig Asay 评价了互操作与测试工具在生态成熟中的作用。AI 推理加速器公司 Positron AI 已为 Transformer 工作负载的加速器芯片授权这套 SerDes IP。PCIe 6.0 面向加速卡、网卡与存储设备，AI 数据中心是第一批落地场景，随后再向汽车与企业级系统扩展。

PCIe 6.0 进入 PAM4 与 FLIT 之后，均衡收敛、前向纠错与功耗状态切换都必须在真实互操作环境中验证，官方 Integrators List 取代厂商自报数据，成为 SoC 团队筛选 IP 的硬依据。Cadence 先在 N3 上做通 x8 配置，对应的是 AI 服务器里加速卡与网卡最常见的链路形态，x8 恰是机内互连密度最高的位置。下一步可对照的是 x16 配置与更多主控、交换芯片的互操作进度，以及 N3 上这套 PHY 的功耗与面积数据如何摊进整颗 SoC 的预算。