光子技术迫使芯粒设计重新思考
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热漂移、应力、电磁耦合以及验证缺口，正把光集成变成一项全系统协同设计问题，而不只是简单即插即用的带宽升级。
核心要点：
光学芯粒距离计算硅芯片越近，带宽与功耗表现越好，但热管理、应力、对准以及可靠性的管控难度也随之上升。
芯片架构师应当先梳理流量特征、系统架构以及可验证的接口契约，再确定光学器件的部署位置。
光学芯粒有望突破铜互连的带宽、功耗与传输距离瓶颈，但将光子器件引入先进封装，远比简单替换信号传输介质要复杂得多。
当光学器件不断向硅芯片靠拢，它们就成为强耦合物理系统的一部分，热、应力、电磁效应、对准精度、验证环节全部相互影响。因此光子技术不再只是器件层面的选型，而是涉及裸片、封装、互连、整个系统栈的系统级架构问题。
当前，多家半导体企业正将光子集成电路（PIC）与高性能处理器、交换芯片、存储裸片封装在一起，采用共封装光学（CPO）方案替代传统铜互连。与此同时商业落地逐步推进，超大规模云厂商与主流硬件厂商已经把光学芯粒架构投入 AI 数据中心的试产与部署阶段。大量专项专利与可运行原型样机表明，光引擎正从研究概念走向产品就绪。
为推动技术落地，台积电推出紧凑型通用光子引擎（COUPE），这是一套面向光学芯粒大规模制造的开放基础设施。该方案不再将电子集成电路（EIC）与光子集成电路（PIC）并排摆放在基板上，而是采用垂直堆叠架构：电子控制芯片直接堆叠在光学芯粒上方，采用混合键合技术，用铜‑铜互连替代传统焊球完成连接。台积电表示，芯片垂直堆叠可以缩短信号传输距离，将寄生电阻降至接近零，数据传输功耗最高可降低 85%，同时为高密度 AI 集群优化服务器空间占用。
现在行业争论的已经不是芯粒系统是否该引入光子技术，而是光子器件该放在哪里、与逻辑芯片距离多近，以及封装有多大范围需要围绕光子器件协同设计。光学器件越靠近计算单元，延迟与信号传输所需能耗越低。但同时光学信号会面临热漂移、机械应力、电磁耦合、验证缺失等一系列问题，这些问题无法依靠单独某一颗芯粒来解决。
“架构师不能把它当作一颗独立的芯粒看待。” 楷登电子（Cadence）杰出工程师、Virtuoso 平台架构师吉勒斯・拉芒特（Gilles Lamant）指出，“现在大家普遍采用混合键合，情况变得更严峻。混合键合缩短了电子芯片和光子芯片之间的间距，中间几乎没有隔离层。因此在这套新系统里，光子芯粒既是干扰源，同时也是受干扰对象，热相关问题十分突出。过去中介层可以起到隔热作用，焊球承担机械连接。现在这些缓冲全部消失，热层面上已经无法把两颗芯片割裂分析，二者是双向互相影响，很多人忽视了这一点。光子芯片会产生可观的热量，热量又会带来电子器件问题，包括加速器件老化。从这个角度，光子芯片会对电子芯片形成热干扰。两颗芯片的交界位置还会产生应力。光子器件本身对温度高度敏感，设计人员经常采用热调谐手段调整波导特性。但这也意味着光子侧任何温度波动都会引发故障。二者影响是双向的，这正是必须协同设计两颗芯片的根本原因。”
除台积电之外，英特尔代工厂、格芯、意法半导体、Tower 半导体如今均具备光子芯片制造能力。拉芒特提到，欧洲的意法半导体同样在推进混合键合路线，把电子集成电路堆叠在光子集成电路之上。
“最棘手的都属于系统层面难题。这没有什么神奇的捷径，只是数据体量巨大，处理这些数据本身难度就很高。” 拉芒特表示。
光子芯粒已经开始和传统硅芯粒配套出货。Axiomise 公司首席执行官阿希什・达巴里（Ashish Darbari）介绍：“这类产品属于异构集成方案：包含计算裸片、用于 SerDes、驱动与控制的电子集成电路，还有负责调制解调的光子集成电路，和标准互连实现共封装。Ayar Labs 的 TeraPHY 提供兼容 UCIe 规范的电气接口，双向光学带宽可达 8Tbps。Alchip 与 Ayar Labs 基于台积电 COUPE 平台完成演示，单加速器在标准 UCIe 接口背后可实现最高 100Tbps 吞吐。拥有 120 余家成员的 UCIe 联盟，已经将光学互连作为核心重点方向。”
这就带来芯粒规范激增，同时给验证带来特殊挑战。“裸片边界现在成为不同物理域的转换接口。” 达巴里解释道，“数字域的验证手段已经成熟。我们可以对芯粒协议做形式化验证，UCIe 适配器正是通过形式化方法，穷举证明不会发生死锁、不会出现协议违规。但背后的光学子系统，还没有形成对等严谨的验证体系。这种不对称 —— 经过形式化验证的电气契约，包裹着规范不完备的光学子系统，值得系统架构师警惕。”
那么光子芯片究竟如何与传统硅芯片共同构成芯粒系统？西门子旗下 Mentor Calibre nmDRC 产品管理总监约翰・弗格森（John Ferguson）解释，总体上光子芯片可以像其他裸片一样布置在 3D‑IC 集成结构中。“但必须慎重处理光‑电、电‑光信号转换；光子芯片布局需要仔细规划，规避热应力、机械应力带来的信号畸变。”
Arteris IP 市场战略副总裁纪尧姆・博耶（Guillaume Boillet）认为，应当把光子芯粒理解为封装内另一颗裸片，只是依靠光而不是电子完成通信。只要裸片间控制器可以适配片上网络已支持的协议，这条光链路对片上网络基本可以做到透明。“对芯粒架构师来说重要变化在于：光学可以突破电气信号传输距离限制，拓展系统的有效传输范围，推动多裸片架构走向更大规模、更加分布式的拓扑。展望未来，片上光学互连是值得重点关注的新兴技术，它要求业界的片上网络架构原生适配光学，同时不能破坏原有系统所依赖的延迟指标。”
在 2.5D 架构方案中，计算、存储、电子接口、光子芯粒并排布置在硅中介层、有机基板或者先进再分布层之上。光子领域研究者、Alpha‑Design / ChipAgents 董事会顾问约翰・鲍尔斯（John Bowers）表示：“该方案技术更成熟、风险更低，可以复用成熟的中介层 / RDL 工艺，光子芯粒还可以复用于多款不同计算裸片。但电子集成电路到光子集成电路的金属走线会引入寄生电容与电感，限制调制器的驱动速率。而 3D 实现方案中，电子接口裸片可以通过微凸点、铜‑铜混合键合或者其他细间距互连技术，直接键合在光子裸片上方或下方。驱动电路与调制器、光电探测器之间的电气链路，从毫米级缩短至微米级。由此设计可以实现更高波特率，同时每比特的驱动电压与功耗更低。英特尔、台积电 COUPE、Ayar Labs、博通的绝大多数共封装光学技术路线图，都朝着这个方向演进。”
这套体系，已经从第一代可插拔光模块时代演化而来。
“过去电光转换就发生在可插拔模块内部。” 新思科技（Synopsys）产品管理高级总监普里扬克・舒克拉（Priyank Shukla）说，“从剖面来看，主机芯片或者交换芯片，信号经过 PCB 板，接入可插拔光模块，这是当下已经在部署的形态。还有另一种可插拔实现，不对电子芯片重定时，由电信号直接驱动光学器件。依旧保持可插拔形态，但光驱动为线性模式。该方案可以节省功耗，消除额外时序延迟。形态上仍然支持插拔，只是电子芯片与光学芯片相距较远。”
现在行业正在经历近封装光学（NPO）与共封装光学（CPO）两个集成阶段。舒克拉解释：“近封装光学，光器件焊接在电路板上，电信号经过电路板驱动光学器件。激光源依旧放在可插拔模块，调制器靠近芯片，驱动电路集成进近封装光学组件，这就是我们看到的第二代集成方案。已经有部分业务集群采用近封装光学。优缺点并存：维护更换更方便，但同样存在热漂移等设计难题。一部分工程团队选择该路线，另一部分团队研究共封装光学：激光器依然放在外部小型可插拔模块，其余器件完成共集成。当实现光学共封装之后，又会衍生多种技术分支：光电如何集成？是布置在封装边缘还是其他位置？”
Baya Systems 产品副总裁肯特・奥特纳（Kent Orthner）提出另一个视角：光子裸片属于封装内一类特殊芯粒。“计算和存储裸片负责处理数据；光学芯粒本质属于 I/O 单元，核心任务是向封装输入输出超大带宽数据流。它通过 UCIe、BoW 这类标准裸片间接口与 PHY 接入系统。对于片上网络，它就相当于一个需要源源不断供给流量的超高带宽终端。当行业把光学器件集成进计算硅芯片，逻辑没有本质改变：光学器件就是系统内高带宽消耗端点，如何保障流量供给就成为新挑战。”
理想状态下，异构特性应当对上层透明。奥特纳表示：“不管终端是计算裸片、存储裸片，还是光学 I/O 瓦片，互连架构都要把它作为一等公民传输数据。模块化、瓦片化的互连架构，允许架构师把光学接入点布置在系统需要的任意位置，而不是强迫整个设计去迁就光器件。”
热相关挑战
光子芯片的热问题加大了芯粒设计难度。
奥特纳谈到：“器件级热行为，例如硅光子环形调制器，谐振点会随温度漂移，必须主动调谐，这更多属于光子与封装团队的工作，而不是设计团队。但给设计侧带来系统矛盾：光控硅电路（调制电路）需要处于低温、温度稳定区域，但封装内部最热的往往就是紧邻的计算逻辑。热因素让互连布局变成协同优化命题：高负载交换单元产生热量，不能把它们布置在热敏感硅器件旁边。软件定义互连架构的价值就在这里：可以在流片之前，提前仿真互连热点，评估布局取舍，而不是等到版图规划阶段才发现热冲突。我们不去调谐光学本身，但可以把热作为架构探索的核心变量。”
面对诸多挑战，是不是意味着芯粒系统不适合集成光学芯片？并非绝对。
是德科技（Keysight）高级副总裁尼尔斯・法谢（Niels Faché）表示：“即便是纯电子电路，热效应也经常成为系统性能上限，这也是玻璃基板等新型封装技术出现的原因。如果器件最高温度不能超过 85℃，功率放大器输出功率会被限制，除非把热量带走。仅依靠自然对流远远不够。采用液冷可以把热上限提升一个数量级，消除热带来的系统瓶颈。电光系统逻辑相同。数据速率越来越高，集成密度越来越大，热效应会成为限制因素。不仅要完成仿真建模，还要开发适配的封装散热方案，匹配系统功耗需求。”
ChipAgents 的鲍尔斯解释光子带来热挑战的多重根源：“硅的折射率随温度变化。温度改变会偏移光学相位、谐振器件中心波长。光子电路电气连接完好、电子功能完全正常，但谐振点和激光器波长不再匹配，直接造成光学性能劣化。”
垂直堆叠架构中，电子集成电路直接键合在光子集成电路之上，驱动 / SerDes 电路功耗可达数瓦，距离环形谐振器仅有微米级别，而谐振器需要温度波动控制在零点几摄氏度以内。鲍尔斯评价：“从电气角度，短链路、低寄生堪称完美，但热层面恰恰相反。”
激光器进一步增加热复杂度。“激光器的效率、输出功率、波长、寿命全部和温度强相关。激光器紧邻高功耗处理器会提升散热压力，还会带来激光器波长‑光子滤波器件之间的反馈耦合。温度变化同时造成封装材料不同速率热膨胀。硅、有机基板、玻璃、底部填充胶、铜、粘接剂、光纤、III‑V 族材料，热膨胀系数互不相同。” 鲍尔斯指出，“液冷会形成陡峭温度梯度，冷却硬件不能对光学裸片、光纤组件施加过大机械载荷，同时还要带走处理器与激光源热量。光纤耦合、光连接器耦合依赖和波导高精度对准，本身对温度敏感，并且全工作状态下耦合效率必须维持高位。因此热设计必须覆盖完整系统：裸片堆叠、中介层、基板、盖板、热界面材料、冷板、光连接器、光纤布线、风冷或液冷环境。”
热对光信号的影响，比传统电信号更加显著。西门子弗格森说：“但这不完全是坏事，热量也可以用来生成目标信号特性。光子芯片内部经常集成加热器与温度传感器。传感器检测温度是否引发信号畸变，如果出现，就向加热器反馈，完成补偿调节。”
Axiomise 的达巴里对此表示认同：“电子堆叠中，热影响性能与可靠性；光子芯粒场景，热直接决定功能正确性。硅微环每摄氏度漂移约 70‑80 皮米。《Advanced Photonics Nexus》的综述提到，波分复用阵列出现适度温度波动就会带来漂移与串扰，主动热控已经成为行业常规手段。最大热源往往是相邻的计算 ASIC，而不是光子裸片。所以 CPO 架构需要热隔离、主动稳定，部分场景甚至需要封装级微型制冷器。”
由此引出三大必须协同仿真的维度：热、电磁、机械，三者形成双向闭环。“芯粒摆放位置成为功能规格参数，散热方案在架构定义阶段就要确定。” 达巴里说，“在验证层面，可以把正确性视作‘假设‑保证’契约：封装保证温度区间，调谐环路保证在此区间完成锁定。电子集成电路内部这套补偿逻辑属于数字电路，属于安全关键模块，如今可以使用形式化工具完成证明。这十分必要，因为调谐伺服的极端工况 bug，在现场表现和物理失效几乎无法区分。”
热与验证约束，引出下一个架构命题：光学器件相对计算、存储、控制逻辑，物理位置该如何摆放。
系统中的光学芯片
数据速率需求推动光子技术普及。系统工作频率迈向太赫兹，电气互连已经力不从心，推动行业向光互联转型。
是德科技法谢表示：“这就是为什么光子是 AI 基础设施、数据中心的关键赋能技术。大量信号处理依旧在电子集成电路内依靠电信号完成。但跨系统通信场景，就会发生电光转换，采用光信号传输。光互连功耗更低、产热更少，同时可以支撑极高数据速率与整体带宽，是必不可少的赋能技术，因此各大超大规模厂商以及整个生态都高度重视。”
但是光波导无法依靠工艺微缩获益，光子芯片普遍面积偏大。很多场景下设计人员会把光器件放在堆叠下层。
西门子弗格森：“只要距离足够，逻辑器件可以嵌入进去，加热器、传感器之外，不会显著干扰光学特性。逻辑单元可以完成信号转换，甚至充当中介层把信号从基板输送到上层芯粒。上层芯粒布局需要谨慎，机械应力同样会显著改变光学性能。”
短期来看，光学器件大多布置在封装边缘。
奥特纳称：“共封装光学逐步替代可插拔模块，负责规模扩展链路；电气互连承担计算与短距离互连。长期来看边界向内迁移：光学越来越靠近计算单元，原本电气链路逐步变成光链路。最终走向解聚合架构：光互连让一个或者多个机架表现为一套巨型系统，具备共享内存、更大的相干 / 半相干域。万变不离其宗的是互连架构：单裸片内电互连、裸片间电互连、封装外光互连，不管哪一种，系统对外必须维持统一的一致性视图。光子不会取代互连架构，只是拓展它的覆盖范围；能够胜出的互连架构，从设计之初就要支持无缝扩展，从单颗裸片延伸至大量裸片，而这正是光学技术倒逼行业做出的转变。”
黄仁勋在 2026 台北电脑展（Computex）讲得很贴切：“能用铜就用铜，迫不得已才用光。” 二者是受距离约束的共存关系，而非完全替代。
达巴里介绍：“英伟达 Rubin 平台机架内 NVLink 依旧采用铜互连。Feynman 时代，2028 年前后才会推出共封装光学 NVLink。封装内部互连会长期保持电气。封装‑封装、机架内部，才是光互连真正落地的场景；机架之间本来就一直使用光。新的变化是，光互连不再是芯片设计完成之后才做的网络决策。光器件与 ASIC 的物理距离，已经成为功耗与延迟的核心抓手。计算裸片、封装、互连必须从最初就协同设计。协同设计的每一处边界，都要有足够精确的规范，支持验证。”
如何着手搭建光学架构
对于想要引入光学技术的芯片架构师，有几点着手思路。
达巴里建议从流量特征出发，而不是从技术选型出发：“如果瓶颈来自封装级传输距离，评估 CPO/NPO 芯粒。机架之间本身就原生适合光互连。把互连作为标准化决策。基于 UCIe 光电边界做架构，就可以直接采购经过验证的光子引擎芯粒 IP，不必内部自建光子研发团队。同时把验证、热设计作为架构工作，而不是签核收尾环节。光电转换边界，要像协议契约一样严格定义：引擎保证什么性能，在什么热条件下，误差范围多少。我们做芯粒接口形式化验证时，最棘手的 bug，都出现在边界，两边团队都默认对方已经定义清楚行为。跨企业的光电边界，风险会成倍放大。优先验证当下可以验证的部分：电子集成电路控制逻辑、UCIe 接口、调谐状态机属于数字逻辑，可以用现有形式化工具完成证明。不要坐等光子验证工具达到数字验证同等成熟度。在工具完善之前，就提前介入，用形式化验证的规范思路，明确供应商需求。”
奥特纳主张从系统层面切入，而不是器件层面：“先建数据流模型：带宽、延迟、功耗预算，识别哪些链路确实需要走出封装，这些就是光学候选对象。再对流量分类：哪些需要缓存一致性、保序；哪些属于海量流数据。做完这些，再挑选光子器件。互连从项目一开始就要当作一等设计对象，以此判断光器件应该放在什么位置。不要一上来就问‘光放哪里’。先梳理真实的数据流动路径，优化端到端吞吐量，保证互连架构可以满线速供给光链路，而不是让光链路流量不足。借助软件驱动架构探索，数小时内完成端口数量、拓扑、光学 I/O 附着位置等权衡。在版图规划之前，就通过构造式方法保证互连本身正确性。”
鲍尔斯认为，硅光子有机会大规模用于大容量交换芯片、高速 GPU/TPU/ 处理器，以及高带宽内存，前景激动人心。“动手做 PIC 设计前，先明确为什么要用光：是追求封装边缘带宽密度（裸片间扩容）？板级以上传输距离（机架规模）？还是特定速率下的功耗优化？答案决定你要面向哪一档产品，不同场景对应完全不同的设计问题、合作方与开发周期。”
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