AMD为Versal RF系列自适应SoC新增UCIe接口

AMD 为部分 Versal RF 系列自适应 SoC 带来原生 UCIe 1.1 互联能力，使芯片能够与同一封装内的专用芯粒直接通信。该技术可为基于芯粒架构的射频、人工智能、网络与通信系统提供太比特级聚合带宽。

对于EEPW的读者而言，这一进展意义重大。UCIe 正逐渐成为由多家厂商硅芯片共同搭建异构半导体系统的关键行业标准。同时，该举措也展现出 AMD 的规划：将自适应计算技术从单片器件，进一步拓展至模块化芯粒平台。

太比特级 UCIe 高速链路

选定的 Versal RF 系列器件最多支持 4 路独立的UCIe‑SP（标准封装）接口以及 2 路UCIe‑AP（先进封装）接口。AMD 表示，这套配置可以实现封装内太比特级的聚合总带宽。

借助 UCIe 链路，这款自适应 SoC 可以对接面向特定工作负载设计的商用或定制芯粒。可对接对象包括第三方射频模拟前端与数据转换器、AI 加速芯粒、CPU、GPU、安全引擎、通信处理器以及专用 ASIC 芯片。

“半导体行业正迈入全新阶段，创新越来越依靠芯粒架构驱动：通过组合各类专用芯粒，满足多样化的应用场景。AMD Versal RF 系列芯粒具备独特优势，是发挥 UCIe 互联能力的绝佳起点。它为客户带来最高 80 TOPS 的 DSP 异构算力、集成射频转换器，同时实现体积‑重量‑功耗‑成本（SWAP‑C）综合优化，开启下一代自适应射频系统的发展大门。”AMD 嵌入式事业部产品、软件与解决方案企业副总裁柯克・萨班（Kirk Saban）表示。

基于 Versal RF 构建芯粒系统

Versal RF 系列将高分辨率射频数据转换器、专用 DSP 硬件 IP、AI 引擎以及可编程逻辑集成在单颗器件内部。该架构最高可输出 80 TOPS 的异构 DSP 算力，AMD 将其定位为实现体积、重量、功耗与成本（SWAP‑C）优化的解决方案。

增加 UCIe 接口后，更多系统集成工作从电路板层面转移到芯片封装内部。传统方案中，射频前端、AI 加速器、光接口、定制 ASIC 这类功能单元需要在电路板上完成互连，往往会带来更高延迟、更大功耗以及系统复杂度。

而标准化的 UCIe 接口，让异构芯粒能够在封装内部完成高速通信。设计人员可以复用已验证成熟的硅 IP，不必为每一类应用重新开发全新单片 SoC。

计划 2027 年实现量产

AMD 称，伴随市场发展，还将推出更多支持 UCIe 的自适应 SoC，把该技术拓展到 Versal RF 系列之外的产品线。

支持该功能的量产芯粒，预计将在2027 年第四季度随部分 Versal RF 系列器件一同推出。