HBM堆叠层数增加，各类问题接踵而至

核心要点

1. HBM 技术扩容正遭遇物理层面的极限约束。

2. 带宽提升，同时带来芯片面积成本与制造成本的上涨。

3. AI 算力需求加剧 DRAM 内存供给短缺。

4. DRAM 产业承压，连锁冲击蔓延至整个芯片行业。

受大型系统厂商的诉求推动，内存需要实现更快的数据读写吞吐，三大 DRAM 厂商 —— 美光、三星、SK 海力士，正面临越来越复杂的技术取舍。现阶段最可行的方案，就是在 HBM 模组（内存立方）中堆叠更多存储裸片。但每增加一层堆叠，就会带来全新的技术挑战，部分难题至今仍未得到解决。

为了不超出 HBM 封装高度上限，增加堆叠层数就必须减薄堆叠内部的内存裸片。但 DRAM 裸片的减薄工艺已经接近物理临界点，部分情况下甚至直接发生物理损坏。裸片越薄，制造与封装环节的处理难度越高。堆叠层数越高，功率密度越大，热量穿过整个模组的热传导路径也就越长。同时薄裸片更容易发生翘曲，给晶圆搬运、微凸点对位、裸片键合带来很大障碍。

与此同时，AI 数据中心的数据爆炸式增长，市场对带宽的需求持续高涨。硅通孔（TSV）是 3D‑IC 模组的核心数据通路，是支撑 HBM 超宽并行接口的关键。TSV 数量越多，带宽越高，这是提升 HBM 模组性能的基础。但 TSV 会占用裸片的硅片面积，压缩每一层裸片实际可用于存储数据的有效区域。HBM 模组沿 Z 轴垂直方向堆叠越高，封装难度越大，堆叠底部逻辑裸片产生的热量也越难向外散出。

业内人士表示，上述一系列问题会显著拉低良率，进而制约 DRAM 的供给。HBM 堆叠内的 DRAM 裸片数量越多，失效风险点就越多。除 TSV 数量增加、裸片变薄之外，对位偏移或者工艺波动，还会产生底部填充空洞以及其他结构缺陷，任意一类缺陷都会让一整组堆叠裸片变成昂贵的报废品。尽管 HBM 存储单元本质上和普通 DRAM 采用相同成熟存储单元工艺，但每比特存储容量，HBM 消耗的硅片与晶圆产能远高于传统 DRAM。

Objective Analysis 咨询机构总经理吉姆・汉迪在 Hot Chips 2026 主题演讲中，总结 DRAM 短缺的三大根源：

1. AI 爆发式需求与空前资本投入，市场对超高速 DRAM 的需求暴涨；

2. HBM 晶圆消耗远高于其他 DRAM 产品，进一步挤压可用 DRAM 晶圆供给；

3. 制造产能扩张跟不上持续高涨的市场需求。

“现在 AI 产业投入巨大，而想要获得目标带宽就离不开 HBM。大家都希望处理器芯片内部拥有无限大容量缓存，但现实做不到。那做超大容量 SRAM？成本又过于高昂，于是业界选择了 HBM。HBM 拥有极宽总线，可以输出巨大带宽；尽管它存在一定延迟，但延迟水平和标准 DRAM 基本持平。” 汉迪说道。

但带宽提升是以牺牲硅片面积为代价。三星内存事业部设计团队成员韩相旭表示：“所有裸片依靠数万个 TSV 完成互连。虽然每一代产品都成功提升最大容量，但迭代的核心驱动力始终是带宽，每一代带宽几乎实现翻倍。想要获得更高带宽，我们面临两大瓶颈：裸片之间的 TSV 通道，以及基底裸片上的 PHY 物理 I/O 接口。TSV 的迭代路径相对清晰，但提升 TSV 传输速度难度很高，还伴随风险，行业更多选择增加 TSV 数量。该方案的弊端是 TSV 阵列会占用大量硅面积，迫使我们持续缩小 TSV 节距。相比 TSV，PHY I/O 接口的技术迭代要复杂得多。”

图 1：HBM 模组内部瓶颈示意图，来源：三星内存｜Hot Chips 2026

TSV 占用的面积规模不容小觑。汉迪指出：“对比每片晶圆产出的 GB 存储容量，HBM 仅有标准 DDR DRAM 的三分之一。这意味着 HBM 会消耗海量晶圆。而 HBM 与普通 DRAM 共用同一条产线，这直接造成全品类 DRAM 出现供应紧张。”

HBM 和其他 DRAM 产品的区别在于：TSV 与周边电路会占用本可以用作存储单元的硅片面积。

美光 HBM 设计架构高级工程师拉古・斯里拉马内尼表示：“差异不在于存储单元本身，而在于围绕存储单元所配套的工艺、封装与架构，以此实现更高带宽。核心在于极高的并行度，更多存储阵列可以并行工作，更多数据通路把数据传输至基底裸片。HBM3E 每颗 DRAM 裸片拥有 128 个存储阵列；HBM4 进一步提升至单颗裸片 256 个存储阵列。全部 DRAM 裸片连接至基底裸片，基底裸片实现和 GPU/XPU 的接口交互。模组内存在两类 PHY：一类是基底裸片上的 PHY，通过微凸点与中介层和 XPU 通信；另一类是 TSV‑PHY，负责把全部 DRAM 裸片连通至基底裸片。”

图 2：系统级封装示意图，右上角为 HBM，展示 HBM 与 GPU、中介层的连接关系。DRAM 堆叠高度一旦超过 GPU，制造难度会显著增加。来源：美光｜Hot Chips 2026

汉迪谈到一个行业始料未及的变化：此前 DRAM 市场增速平缓，厂商仅靠提升单片晶圆 GB 产出，就可以匹配市场容量增长。“即便摩尔定律放缓，单片晶圆容量提升速度依旧可以匹配市场需求。因此超过十年时间，厂商几乎没有新增晶圆厂产能。但 AI 浪潮袭来，现在不得不紧急新建工厂。”

该局面没有快速的解决方案。产能层面，新建一座 DRAM 工厂至少需要数年时间；不同地区建设周期差异巨大，受电力、水资源、环保法规、劳动力等条件制约。而且新增产能是否足以消化需求、让 DRAM 价格回归合理区间，目前尚不明朗。多数行业专家判断，内存需求增速已经超过算力需求增速。

“算力性能大约每两年提升 3 倍。HBM 虽然解决了大量带宽问题，但迭代速度落后，大约每两年性能提升 2 倍。‘内存墙’问题依旧存在，甚至还在持续恶化。” 斯里拉马内尼说道。

图 3：算力需求大幅超过 DRAM 供给与能力上限，迫使行业改变数据处理位置与存储数据量。来源：美光｜Hot Chips 2026

多重复杂制约因素

单纯增加 DRAM 堆叠裸片数量只会让问题进一步加剧。SK 海力士针对 16 层堆叠 HBM 的研发，暴露出一系列关键制造难题。

SK 海力士美国封装工程副总裁李宰植在 Hot Chips 2026 主题演讲中表示：“行业在讨论把 HBM 内存立方总厚度从 720 微米提升至 775 微米。厚度增加可以带来工艺余量，但对比 12 层堆叠版本，裸片仍然需要减薄 10%。同时还可以把裸片间隙缩小 50%，微凸点节距也可以缩小，不过这和厚度优化属于不同维度。但这些优化带来全新挑战：裸片侧壁厚度进一步降低；功率密度、带宽同步上升，带来严峻散热压力。堆叠层数越多，氧化层数量随之增加，封装端的散热矛盾尤为突出。”

HBM 模组内部的热量导出同样越来越棘手。斯里拉马内尼谈到：“HBM 内存立方的热量从顶部向外散发。但基底裸片承担最复杂工作，拥有最高速互连，因此底部产热最高。散热器却布置在模组最顶端。热量需要穿过整个内存立方，产生较大热阻；同时 DRAM 器件对高温十分敏感。温度过高会导致 DRAM 刷新负担加重，直接影响可靠性。散热方案设计已经成为架构设计的核心约束，现在很多设计需要围绕散热展开，而不是让散热去适配电路架构。”

未来技术变革方向

美光的斯里拉马内尼表示：“HBM 内存立方还可以继续迭代，持续提升带宽。但数据终究需要在 HBM 与处理器之间往复传输。从工艺节点、电路创新到中介层技术，各环节深度耦合。高速 I/O 设计亟需新思路。我们正在研究面向内存优化的 SerDes PHY，而不是沿用传统内存接口；探索能否将芯片间 D2D SerDes 技术做内存场景适配。光互连技术未来也会进入该领域。同时中介层技术发展迅速，支持更大的系统级封装 SiP，集成更多 GPU、更多 HBM；新材料、更高通道带宽，支撑更高传输速率。高速链路领域存在大量创新机会。”

键合技术同样会迎来演进。“当前主流 HBM 方案采用热压键合微凸点。未来会逐步向熔融键合、混合键合过渡，这类技术可以实现微米级的超小节距，封装内部的数据吞吐能力大幅提升。同时堆叠裸片之间的介质层数量减少，热阻得到改善，对散热同样有利。” 斯里拉马内尼介绍。

随着 AI 应用持续普及，从 AI 数据中心到嵌入边缘侧的 AI 单元，全产业链都会受到影响。AI 催生海量待处理数据，合成数据规模还会继续扩张。未来的解决思路会走向数据分布式处理，包含边缘端的存内计算、传感器内计算，减少边缘向 AI 数据中心传输的数据量，支撑生成式 AI 与智能体 AI 业务。

总结

HBM 的迭代已经从单纯的内存密度问题演变为系统性难题。堆叠裸片数量增加，带宽需求同步上涨，带来裸片厚度、热管理、封装复杂度等一系列挑战，几乎必然造成良率下滑。

未来需要依托新技术、新架构，甚至从根本上改变数据的存储、处理、数据压缩模式。尤其伴随边缘 AI、小模型分布式推理架构落地，变革会更加明显。行业仍有大量工作亟待推进，DRAM 技术在数十年之后，重新站在产业关注的焦点位置。