华为：无法继续缩小晶体管，于是选择 “折叠” 芯片

5 月 25 日，华为半导体业务负责人何庭波发布了LogicFolding（逻辑折叠）架构，该技术旨在不依赖持续缩小晶体管尺寸的前提下提升芯片性能。该技术与华为提出的τ（Tau）缩放定律一同对外公布，其设计优先追求信号传输速度，而非晶体管几何尺寸。这是针对美国出口管制做出的实打实的工程应对，但华为提出的宏大目标，仍然要面对散热、制造良率、设计软件等多重严峻阻碍。

过去数十年，半导体行业的进步始终依靠晶体管微型化。如今华为已经很难再走这条老路。美国管制措施使得国内无法获得阿斯麦（ASML）的极紫外（EUV）光刻设备，也无法使用台积电的先进工艺制造服务。中国大陆头部代工厂中芯国际，目前依靠成本高昂的深紫外多重曝光工艺来实现 7 纳米级芯片，需要对同一光刻层进行多次曝光；每增加一次曝光，生产成本就会抬升，同时缺陷风险也随之提高。中芯国际正在研发的 5 纳米级工艺，成本或将比台积电同级别工艺高出 40%‑50%。

逻辑折叠（LogicFolding）试图通过重构芯片架构来弥补工艺上的差距。该方案不去缩小器件本身，而是将两层有源电路层面对面堆叠，把原本相距很远的电路单元放到邻近位置。何庭波发布的论文阐述：借助混合键合技术，把数字电路、模拟电路、存储电路分配到垂直互连的不同堆叠层。更短的互连线能够降低信号延迟，同时减少功耗。华为称该架构可将晶体管密度提升 55%，能效提升 41%。

需要审慎看待上述数据。逻辑折叠带来的性能收益，主要来源于缩短走线、利用垂直空间，并非制造出尺寸更小的晶体管。因此，华为提出 2031 年实现 “等效 1.4 纳米” 密度的目标，并不代表华为会掌握真正的 1.4 纳米制造工艺。台积电真正的 A14 工艺计划 2028 年实现量产，比华为计划依靠堆叠实现同等密度的时间还早三年。

华为还必须攻克两大关键技术难关。第一是散热：多层有源逻辑堆叠之后，热量更难向外散出，有可能造成性能下降、可靠性降低。何庭波也承认，热管理是核心挑战。第二是良率问题：多层键合会让缺陷叠加放大；如果每一层裸片良率只有 50%，那么完成键合后的双层芯片，可用成品率大约仅 25%。有报道称中芯国际 5 纳米级工艺良率本就远低于台积电，堆叠技术会进一步放大现有的成本劣势。

软件工具链是另一大瓶颈。真正的三维芯片设计，需要 EDA（电子设计自动化）软件，能够跨多层裸片完成器件布局布线、热仿真建模、性能验证。该领域由美国企业主导，且受出口管制约束。北京大学已经开发出适配逻辑折叠的原型工具，但把学术原型打磨成工业级量产软件可能需要数年时间。华为自身也认为，工具链是未来十年最重要的配套投入方向。

今年秋季将迎来首次实际验证，麒麟 9050 芯片预计会搭载于 Mate 90 手机。第三方基准测试将检验：逻辑折叠宣称的各项增益，能否经受住商业化制造与长期运行的考验。华为还计划在 2030 年前后，将折叠技术拓展至昇腾 AI 加速器，而 AI 芯片会面对更严苛的功率密度与散热难题。

总结：逻辑折叠证明出口管制可以改变创新方向，但无法彻底扼杀创新。同时这件事也体现出管制带来的影响：传统工艺缩放路径被阻断，华为只能选择一条复杂度更高、成本更高、对良率更敏感的技术路线。文章观点认为美国应当维持 EUV 技术管制，审视本国在先进封装设备、特种化学品领域的对外依赖，并且加大美国本土三维集成技术的科研投入。华为找到了一条颇具创意的迂回路径，但这套方案能否成为具备商业可行性的主流技术道路，目前仍存变数。