ST与新加坡国立大学启动HELIX企业实验室

8月24日，意法半导体（STMicroelectronics）与新加坡国立大学（NUS）宣布启动ST-NUS HELIX企业实验室。这是一个为期四年的研究项目，全称为Hardware for Embodied Low-power Intelligent Xcceleration（面向具身低功耗智能加速的硬件），目标是开发面向生成式与具身边缘AI的下一代硬件。项目获得新加坡研究、创新与企业2025计划（RIE2025）支持，设在新加坡国立大学设计与工程学院与计算学院，研究范围覆盖AI算法、系统架构、异构加速器、片上存储层级、电路设计、芯片集成到硅实现的全栈。

项目的技术路线指向一个明确的问题：边缘AI的能耗瓶颈主要来自数据搬移，而不是算术运算本身。机器人、人形机器人和无人机这类具身设备要在紧凑的功耗与体积约束下实时完成感知、计算与执行，处理器与片外存储之间反复搬运模型权重和中间数据，会消耗大量能量并引入时延。HELIX的研究重点因此放在存储中心架构、创新的存内计算以及可扩展的算存协同系统上，目标是把存储搬得更靠近计算，甚至直接在存储结构内完成部分运算。ST为项目提供基于其专有P18工艺（18nm全耗尽绝缘体上硅，FD-SOI）与嵌入式相变存储（ePCM）的专用设计底盘，作为工业级研究平台。P18 FD-SOI支持超低功耗运行和自适应体偏置，ePCM则与片上SRAM层级一起提供高密度非易失存储，两项技术叠加可显著减少主导内存型AI工作负载能耗的片外数据流量。

对半导体厂商而言，这类校企实验室的价值在于把架构想法提前放到工业工艺上验证。ST全球技术研发执行副总裁Laurent Malier表示，ST作为IDM的优势在于能把先进硅技术、嵌入式存储、电路设计、异构集成和芯粒能力组合在一起。HELIX的产出预期是研究平台和原型演示，而非立即商用的处理器系列——一个在软件或FPGA仿真里表现良好的加速器概念，映射到具体工艺节点后，会面对存储密度、互连时延、漏电、模拟约束和真实供电等多重限制，实验室让这些弱点提前暴露。

边缘AI的能效竞争正在从算力数字转向存储与数据通路的设计选择。同一颗设备上，CPU、神经网络加速器、DSP、嵌入式非易失存储、SRAM和接口需要共存，工艺与封装方案将重新决定计算架构和软件协同方式。FD-SOI加ePCM的搭配代表了与主流FinFET加HBM路线不同的一种选择：以较低功耗和片上非易失密度换取更短的供电距离和更低的待机功耗，适合电池供电、强实时要求的具身设备。ST把这一底座开放给高校做验证，也让FD-SOI工艺平台在边缘AI时代获得了新的生态入口。