2nm及以下工艺：多裸片封装成为主流

核心要点

1. AI 所需的数量级性能跃升，离不开多裸片组装、新型封装方案，以及支撑上述技术的底层工艺与设计方法论。

2. IEEE 设备与系统国际路线图（IRDS）启动的相关研究，正在各个市场与技术领域逐步落地成型。

3. 行业将依托海量算力，从性能、功耗、成本三个维度对这类复杂系统开展优化。

4. 多裸片组装与异构集成正在成为高端服务器、高端边缘设备的标配。这对沿袭已久的设计与制造流程带来广泛变革，催生出大量创新与配套支撑技术，其中不少技术仍处于研发阶段。

这场酝酿已久的行业变革，核心驱动因素在于：单块光刻掩模尺寸的裸片，已经无法集成足够多晶体管，难以满足 AI 海量工作负载的性能需求。过去行业依靠缩小数字逻辑晶体管，让单颗裸片容纳更强算力。但当下对处理速度的需求增长，已经远超晶体管与互连线的微缩速度，形成工艺缩小无法填补的性能缺口。

智能体 AI（Agentic AI）的快速普及进一步加剧矛盾。生成式 AI 主要依靠大量 GPU 堆叠，而智能体 AI 除 GPU 与各类加速器之外，还需要 CPU 来调度智能体，应对高度定制化、动态变化的业务负载。变量与设计选择空前繁多，以至于芯片架构验证环节本身都需要 AI 参与，确保设计成果可制造、可测试，并且在集成进大型异构系统之后依旧具备实用价值。

“整个半导体行业正迎来重大机遇。” 泛林半导体先进封装技术总监 Prahalad Parthangal 在 SEMI 战略材料大会演讲中表示，“AI 如同浪潮席卷各行各业。每一代新模型、每一类新应用，都对芯片提出更高要求。大模型训练、实时推理蓬勃发展，边缘 AI 传感器大规模部署，设备内部硅芯片规模与复杂度呈指数级增长。”

众多工程团队目标是实现每瓦性能至少提升两个数量级。想要达成该目标，芯片产业需要彻底重构。一方面需要更大的计算面积，当前高度依赖芯粒与先进封装，同时出于功耗考量逻辑工艺仍需持续微缩。另一方面，尤其当 AI 向边缘端渗透时，存内计算、近存计算、传感器端预处理技术可以削减待处理的数据量；轻量化小模型基于定向数据实现更快推理；各类大模型还需要量化、剪枝技术优化。

“逻辑算力的扩展，正从单片大芯片，转向异构集成的芯粒架构。”Parthangal 称，“系统与封装内部各个模块，所需的创新节奏差异巨大。每一代产品复杂度持续攀升，倒逼我们研发新材料、新架构、新型更大规模、更高水平的封装技术。”

芯粒的发展溯源

顾名思义，芯粒最初的构想是把单片大芯片切分为若干小裸片，以此提升良率。赛灵思 2011 年 Virtex‑7 平面芯片就是出于该思路，四颗芯粒通过中介层互连。但如今行业的优先级已经发生改变。

现在很多芯粒尺寸已经接近光刻掩模极限，通过 2.5D/3.5D 架构，借助中介层、基板、桥接芯片，与其他芯粒、内存芯片互连。为容纳更多芯粒、实现更高性能，中介层尺寸持续增大。如今晶圆厂与封测厂口中的掩模极限，大多指中介层尺寸，而非 EUV 光刻固定 858mm² 的最大曝光面积。

“中介层的尺寸正在急剧扩张。” 日月光集团研发副总裁洪志斌（C.P. Hung）在 SEMI 战略材料大会表示，“现在已经做到原始尺寸的 5.5 倍，后续还将迈向 9 倍、12 倍，甚至 40 倍。先进封装起步于 2.5D 方案，但业界也意识到：全部器件摆放在中介层之上，意味着中介层尺寸巨大，成本居高不下。”

图 1：中介层尺寸越大，成本越高。来源：日月光 / SEMI 战略材料大会

这也解释了为什么 2.5D 封装目前主要应用于大型数据中心。面向数万台服务器定制的多裸片组装可以形成规模效应，但很难向其他场景复用。行业需要持续技术创新，经过硅片流片验证，最好能够兼容现有制造与先进封装流程，以此压低整体成本。

过去数十年，数十家企业协同制定的国际半导体技术路线图（ITRS）推动行业技术落地。2015 年，平面器件微缩不再能够带来足够的功耗、性能、面积收益，ITRS 宣告终止。次年，IEEE 推出 IRDS（设备与系统国际路线图），研究范畴拓展至封装方案、新材料、量子计算、良率提升、光刻等领域。

如今 IRDS 多项研究已经落地，并且跨技术融合，这是实现跨企业规模量产的必要条件。核心不再是开发某一款芯片或单项技术，而是打造可全行业复用的设计方法与制造流程，以此释放规模效应。有机中介层、玻璃中介层是硅中介层的低成本替代方案，但难点在于配套材料与工艺，保证器件稳定、可靠生产。

中介层备选方案逐步兴起

但新技术的验证与落地周期漫长。半导体行业对风险极度敏感，晶圆厂甚至终端产品的失效代价极高。行业自 2010 年就开始研究有机中介层，希望替代硅中介层；但热膨胀系数不匹配、柔性材料加工难题、互连密度远低于硅，导致其推广缓慢。

同样，佐治亚理工 Rao Tummala 与 Venky Sundaram 团队 2011 年就开启玻璃中介层研究，但直到近几年玻璃才被视作硅中介层的替代方案。玻璃最大短板是脆性，多层通孔刻蚀工艺难度高。但玻璃寄生参数优于硅，表面平整度极高，十分适配先进封装。

还有一条技术路线：彻底舍弃中介层，依靠高密度扇出的重布线层（RDL）完成布线。但过去该方案互连密度显著偏低。引入桥接芯片可以改善该局面，实现高于单纯 RDL 的互连数量。

“重布线层可以做到 3 层、6 层、9 层，原型样品最高可达 12‑15 层。” 日月光洪志斌介绍，“业界大量讨论使用桥接芯片替代多层高密度 RDL，剩余低密度扇出仅靠 1‑3 层 RDL 完成。”

图 2：扇出封装中引入桥接芯片提升性能（右上角）。来源：日月光 / SEMI 战略材料大会

散热技术创新

封装领域一大棘手难题就是散热。封装内部逻辑密度提升，大型数据中心芯片逻辑利用率达到 70%‑80%，散热压力陡增。作为对比，千禧年前后服务器利用率仅 5%‑15%，仅依靠风扇即可完成冷却。

当下没有单一技术可以彻底解决散热，芯片厂商需要组合多种方案：服务器机柜液冷、芯片内部微流道、直接冷却、冷板、浸没冷却、蒸汽盖板、硅通孔散热通道。如果散热依旧不足，还可以采用棋盘式降频策略，交替开关部分晶体管模块。

两相冷却是新兴方案：低沸点绝缘液体在闭环回路流经冷板，液体受热汽化，之后再冷凝变回液态。

“两相冷却时代即将到来，它可以大幅降低散热界面热阻。” 安靠科技业务单元高级副总裁兼幕僚长 David McCann 表示，“冷却液在散热表面沸腾，保持恒定温度；剧烈湍流强化热量交换，热量被介质带走。这是下一轮重大技术变革。模块功耗急剧飙升，散热成为巨大挑战。芯片分模块上电测试时就能直观感受到。这需要封测厂、客户设计测试程序、晶圆制造多方协同。需要分时开启芯片不同模块，避免热过载导致测试失效，测试程序必须针对热效应做专门设计。”

优秀的布局规划同样能够改善散热。英特尔晶圆代工装配测试技术研发半导体研发副总裁 Lalitha Immaneni 表示：“借助多物理场仿真，在布局规划阶段，即便设计出现微小偏差，也可以提前定位热点，反馈给芯片设计团队调整布局。仿真建模技术本身也取得巨大进步。”

行业也在大量研发，简化各类工艺、降低技术风险。

“散热团队正在研究集成均热板、直接覆盖在均热板之上的新型散热材料等多种散热手段。”Immaneni 说道，“翘曲形变与散热将是最大挑战。行业在讨论液冷与热界面材料，同时合理的芯片布局规划也能起到缓解作用。”

全新堆叠技术方案

并非所有堆叠都采用垂直堆叠。IBM 研究院推出一种混合堆叠方案，利用斜切边缘实现晶体管斜向堆叠，减少金属布线通道。实现晶体管密度提升，性能提高 50%，能效提升 70%，SRAM 容量增加 40%。IBM 计划 2030 年代初实现该技术量产。

图 3：基于 “纳米堆叠” 的斜切设计。来源：IBM 研究院

“我们针对 NMOS、PMOS，上层、下层晶体管采用不同衬底，配合标准单元库布局创新，首次实现三轨（3T）单元库设计。”IBM 研究院全球半导体研发副总裁 Bu Huiming 表示，“目前行业最高水平为五轨，之后迈向四轨，再到三轨，这是关键创新。”

2nm 工艺 GAA 器件普遍采用 5 轨单元设计，兼顾布线能力与面积密度，广泛用于 3nm、2nm。3 轨单元单元高度更低、占用面积更小，密度大幅提升；难点在于器件尺寸极小带来电源轨漏电问题，IBM 称已经解决该难题。

“第二项创新是上下层晶体管材料创新，为性能提升打开空间。第三项创新：传统堆叠结构，晶体管上下两面都可以访问；CFET 对齐堆叠之后，只能访问顶层晶体管上端、底层晶体管下端，其余互连只能走侧向布线，占用芯片面积，降低设计效率。我们可以在晶圆两面同时布置信号布线与电源布线，纳米堆叠架构至少可以迭代三代，不需要一味增加堆叠层数。”

Bu Huiming 称堆叠层数可以拓展至至少四层，需要更加复杂的热疏导，结合微流道液冷、热通孔，还可能引入导热性能更好的全新衬底材料。

“过去依靠设计‑工艺协同优化（DTCO）就足够，现在已经行不通。机械特性、热特性必须纳入协同优化。机械稳定性不能事后补救，必须在技术定义阶段就纳入考量。机械稳定性、导热能力是必须攻克的核心创新点，我们正与 EDA 合作伙伴协同开发对应的设计手段。”

图 4：IBM 亚 1nm 技术原子级观测。来源：IBM 研究院

芯粒产业现状

芯粒从 2011 年就已经用于量产芯片，但普及进程缓慢，并非行业缺乏兴趣。2017 年美国 DARPA 启动 CHIPS 项目，目标依靠标准化 IP 组件缩短芯片开发周期。

但把芯粒集成进先进封装远比拼接乐高复杂。迄今为止几乎所有芯粒方案均为定制开发。除通用 IO 与高带宽内存之外，成熟商业化芯粒市场尚未形成。芯粒的需求客观存在，但目前主要掌握在大型系统厂商手中，用于 AI 数据中心高度定制化产品。

ARM 云 AI 客户工程副总裁 Robbie Williamson 表示：“芯粒初看是理想架构。行业也成立联盟，制定互连标准。但英伟达、ARM、谷歌各自的技术路线并不统一，很难达成共识。深入与客户沟通之后会发现，实际成本远超预期。芯粒的复用性也存在诸多疑问，整个行业仍在摸索。”

根本矛盾在于：芯粒封装之后，必须结合周边物理环境完成完整表征，考量噪声、热效应、振动、电压波动，以及实际运行负载。上述任意因素，都会影响芯粒利用率、面积以及系统整体每瓦性能。

定制芯粒性能最优，但对于绝大多数应用成本过高。大型系统厂商可以承担高昂成本，换取更高性能、更快产品落地，构筑竞争壁垒。但如今大型企业同样面临成本压力，纷纷把原本内部自用的芯粒对外售卖，包括谷歌 TPU、Meta 推理加速器、亚马逊 CPU 与 AI 训练推理芯片、微软 AI 加速芯片。这类自研芯粒能否在市场竞争中胜出，仍有待观察。

宝马、斯泰兰蒂斯、大众、Rivian、特斯拉等车企，也在研发芯粒架构，希望一套芯粒体系覆盖全系列车型。同时行业也在探讨：是否可以使用更加通用的硬件，搭配虚拟化层或者统一编程接口。

芯粒只是复杂多裸片系统的其中一环，必须结合完整系统上下文。实际性能会受使用场景、部署位置、业务目标巨大影响。系统还需要数据收发访问的优先级调度机制。

Imagination Technologies 产品管理副总裁 Kristof Beets 谈道：“芯粒研发过程中，需要和合作方深度沟通。各个模块之间的数据吞吐量多大？如何保证带宽充足、延迟达标，保证系统实际可用？如果全部是本地数据，表现接近普通 SoC。但访问主存需要三四次跳转，每一次跳转消耗数百时钟周期，问题就会变得十分棘手。”

海量仿真驱动行业剧变

芯粒只是多裸片系统众多互相耦合的组件之一。过去处理这类复杂问题，只能依靠反复迭代、部门割裂、耗时漫长的开发流程。如今算力爆发，芯片厂商可以借助强大算力，暴力求解复杂设计制造难题，实现端到端全流程整合。

泛林半导体 Semiverse Solutions 首席 AI 官、企业副总裁 David Fried 称：“我们对仿真的物理机理理解持续加深，不断发现、并且利用新物理效应获取工艺优势。仿真算力终于达到可以小时级、天级输出预测结果的水平。过去仿真是学术研究，完成一套机理仿真需要 9 个月。现在一小时就能完成二十年前学术界都难以想象的计算。仿真与虚拟化能力的飞跃极大推动研发。10‑15 年前这类计算根本无法实现，内存、算力、算法都不具备条件。”

虚拟晶圆厂加速工艺开发

制造流程的调度编排也正在走向自动化，催生晶圆厂工艺‑技术协同优化 FTCO概念，相当于面向制造环节的 DTCO。

“TCAD 技术长期以来就集成多物理场求解器。”Silvaco 首席执行官 Wally Rhines 说，“现在出现两大变化：工艺复杂度持续走高，想要优化工艺步骤，需要测试海量变量；同时流片周期变长，晶圆原型加工动辄数月。大量研发分析工作必须虚拟化。行业迫切需要针对特定工艺构建代理模型、机器学习模型、数字孪生，采集大量数据完成训练。可以执行数百次查询，判断 0.1 度精度下的最优温度，同时遍历十余个其他变量。”

数十年来一直悬而未决的难题：产业链不同企业之间如何共享数据，同时保护商业机密。行业虽取得进展，但并未彻底解决。“行业都在走向机器学习模型，而模型需要海量合成数据，还需要真实物理数据校准。但半导体企业不愿意对外公开自己的实测物理数据。”Rhines 表示。

工艺微缩仍在继续

以上技术演进，并不意味着器件微缩不再重要。传统工艺微缩仍在推进，但已经不是唯一路径。多裸片组装内部，往往混合多种工艺节点的计算单元，最高优先级计算任务交给最先进工艺。

晶体管密度依旧可以提升速度，只是收益不如单靠工艺微缩的时代；同时缩短信号到 SRAM 缓存的传输距离，对 L1/L2 缓存至关重要。但 SRAM 很难跟随工艺微缩，也没有其他存储介质可以替代，需要权衡 SRAM 片上存储与片外 DRAM 的分配，削弱工艺缩小带来的性能增益。不过每一代工艺依旧可以降低功耗，对算力密集的 AI 场景意义重大。

到 2nm 及以下，各类问题进一步放大：工艺波动、电路老化加速、噪声与电压扰动更加敏感、栅极漏电更难管控。

Synopsys 工程副总裁 Kostas Adam 表示：“2nm 及以下遇到的挑战，本质上是 3nm、4nm 节点问题的进一步恶化。掩模计算量暴涨，成为制造端重大新增难点。晶圆厂需要在先进节点实现高良率，同时控制成本。尽可能规避多重曝光，降低复杂度与成本；但无法规避时，就需要更多特殊工艺手段。”

全流程每一步都对精度提出严苛要求。“另一重挑战是，需要精准实现目标尺寸。但设备大体还是 7nm/5nm/4nm 世代沿用的 DUV、EUV 设备。大量压力转移到计算优化，求解最优掩模版图，保证光刻机可以获得最优工艺窗口；工艺窗口直接决定良率。我们团队持续攻克下一代节点的高级计算与优化，同时控制爆炸式增长的计算开销。单块掩模，完成一整个掩模尺寸芯片仿真，大约消耗 100 万 CPU 小时。中间金属层这类复杂掩模，单张就要 100 万 CPU 小时。一款产品如果有 10‑20 层复杂掩模，合计可达 2000 万 CPU 小时。晶圆厂每月处理 10 款产品，每月就是 2 亿 CPU 小时，折合每日 650 万 CPU 小时。需要数据中心约 30 万 CPU 核心，对应 120 个机柜，单机柜功耗 15 千瓦。计算压力巨大，同时还要求精度提升，又不能让计算成本高于上一代。”

总结

好消息是，上述全部难题，都已有、或将陆续出现对应的解决方案。可选技术路线丰富，还会有更多新技术持续涌现。短期，先进封装与晶圆产能会成为约束，只有部分企业能够用上前沿工艺；未来五年供需矛盾将逐步缓和。

长远来看，问题不在于前沿技术能否普及，而在于行业如何因地制宜选用庞大的技术工具箱，不同地区、细分市场、业务负载的选择差异巨大。人形机器人的半导体需求，与数据中心、智能手机截然不同；中国与美国 AI 数据中心，功耗优化侧重点也各有差异。

可供选择的技术模块越来越多，组合方式层出不穷，未来二三十年，技术选择还将持续增加。