台积电如何用光搭建 AI 时代的互连体系

台积电光子技术战略核心，是把光输入输出与先进逻辑芯片做集成，而非销售独立的传统光收发模块。公司正在开发一套硅光子代工平台，以及名为COUPE（紧凑型通用光子引擎，Compact Universal Photonic Engine）的封装架构，主要面向 AI 与高性能计算互连场景。

硅光子裸片借助半导体制造工艺实现光波导、调制器、光电探测器以及光纤耦合结构。但它仍然需要电子电路，来提供调制驱动、接收放大、时钟与控制信号。很多光模块产品中，电子集成电路与光子集成电路是两颗独立裸片，通过横向布局或者封装内部走线相连。这类连接会引入寄生电阻、电容、电感，抬升功耗，同时限制信号速率。

COUPE 方案解决该接口问题：采用SoIC 芯片‑晶圆键合工艺，将电子裸片垂直堆叠在光子裸片之上。窄节距、高密度互连大幅缩短驱动 / 接收电路与光器件之间的电气路径。台积电称，该架构同时支持光栅耦合与边缘光纤耦合，并且规避谐振腔与机械薄弱结构。这套光子引擎可在大型封装内，紧邻主 ASIC 芯片集成在一起。

台积电采用分阶段商业化路线。第一阶段面向小型可插拔光模块，为工艺验证、器件表征、组装与可靠性测试提供低风险落地环境。下一阶段迈向真正的共封装光学（CPO），光引擎从电路板迁移至交换机或计算芯片封装内部。台积电宣布，基板集成 COUPE（COUPE‑on‑substrate）CPO 方案已于 2026 年进入量产阶段。

台积电数据显示，封装内部 COUPE 方案，相比板级可插拔光方案，功耗效率提升一倍，延迟降至原来的十分之一。平台搭载 200Gbps 微环调制器，这是一款紧凑型谐振器件，可将电数据流转换成光调制信号。台积电 2025 年披露，已与多家客户完成 200Gbps 速率验证；正在开发 CPO 技术，目标将数据中心数据搬运能耗降低 50% 以上。

光子技术与3DFabric 三维封装平台深度绑定。SoIC 负责裸片‑裸片垂直集成；CoWoS 可把光引擎、交换机 / 加速器 ASIC、芯粒、高带宽内存共同集成在中介层与基板上。该战略意义重大：光链路无法脱离 SerDes 电路、封装布线、供电、散热、光纤耦合、测试环节单独做优化。台积电可以协同设计整套接口，复用面向大型 AI 封装已经建好的制造基础设施。

短期应用场景包含机架之间横向扩展组网，以及加速器之间纵向扩展互连。随着速率与传输距离提升，电通道的实现难度持续加大：插入损耗上升、信号均衡愈发复杂，重定时器会带来额外功耗。把光电转换环节尽可能靠近 ASIC，能够缩短高速铜通道长度，再由光纤远距离承载带宽，实现更低损耗。

技术层面仍存在显著挑战。微环调制器体积小、能效高，但对工艺偏差与温度十分敏感，需要波长控制。外部激光器需要输出稳定光功率，同时不能在封装内部带来热问题与可靠性隐患。光纤耦合要求微米级对准；当昂贵逻辑芯片与光子器件集成后，已知合格裸片筛选、光学测试、可维修性、良率都会变得棘手。CPO 也会改变现场运维模式：故障光引擎无法像可插拔光模块那样简单替换。

台积电同时在研究更前沿的光子计算。已有公开成果：基于晶圆集成的数字光计算系统，采用多层光子扇出与堆叠式光电裸片；8 位 512×512 演示系统中，每次乘累加运算能耗低于 0.08 皮焦耳。该方向尚处于探索阶段；COUPE 才是近期商业化重心。

总结：台积电将光子技术视作一套系统集成问题。其竞争优势不在于某一款调制器或者波导器件，而在于完整能力：把经过验证的光子工艺、电子控制硅芯片、三维键合、中介层、先进封装、大规模制造整合为一套可直接交付客户的平台。这套定位让无晶圆厂芯片企业无需自建光子产线、不用拼凑碎片化供应链，即可用上光互连。如果实现大规模量产，台积电有望让光 I/O 成为尖端芯片设计与封装的标准化扩展能力。