英特尔与台积电在High-NA EUV 光刻上走出两条差异化路线

英特尔与台积电的终极目标一致：制造尺寸更小、速度更快、能效更高的半导体芯片，但二者在先进光刻技术上选择了截然不同的发展策略。英特尔早早布局研发高数值孔径极紫外光刻（High-NA EUV），台积电则持续迭代现有常规 EUV 工艺用于新一代量产制程。两条路线的差异，源于双方技术路线规划、制造优先级、成本与风险评估的不同。

常规 EUV 光源波长为 13.5 纳米，投影光学系统数值孔径 0.33。相比深紫外（DUV）设备，它能够刻蚀更小的芯片图形，是先进逻辑芯片生产的必备设备。高 NA EUV 沿用 13.5nm 波长，将光学数值孔径提升至 0.55，分辨率提升约 1.7 倍，部分关键图形可单次曝光成型，无需多次多重图形化工艺。

英特尔是全球首家拿到阿斯麦（ASML）商用高 NA EUV 研发机台 TWINSCAN EXE:5000 的芯片厂商，设备落地于俄勒冈州希尔斯伯勒研发中心，用于下一代制程的工艺、配套材料、光掩模、设计规则研发。英特尔计划在 18A 之后的 14A 工艺导入高 NA EUV；对于经济性更优的场景，仍会保留常规 EUV 及其他光刻方案。

英特尔提前押注高 NA EUV，意在重夺先进制程领先地位、扩大代工业务规模。在这项技术大规模普及前提前积累工艺经验，能够简化核心芯片层的制造流程：单次曝光替代多重图形化工序，可减少光掩模数量、缩短制造周期，同时规避多层套刻带来的工艺缺陷。对英特尔代工厂（Intel Foundry）而言，提前落地高 NA EUV 既是技术壁垒，也是差异化竞争优势。

台积电则采取更为审慎的路线，判定 A16、A14 两代量产制程无需立刻引入高 NA EUV。公司选择持续优化成熟 0.33 NA 常规 EUV 平台，从光掩模、光刻胶、套刻精度、计算光刻、工艺调优、设计工艺协同优化（DTCO）多维度升级。纳米片晶体管、背面供电、高灵活标准单元架构等创新，也能在不完全依赖光刻分辨率的前提下，提升芯片性能与集成密度。

成本收益是台积电决策的核心考量。高 NA EUV 设备采购成本远高于传统 EUV，且需要全新配套产线生态；其变形光学系统导致单次曝光有效区域仅为常规 EUV 的一半，制造大型处理器、AI 加速器时，往往需要两次曝光拼接图形，提升工艺复杂度。除此之外，焦深、光刻胶性能、掩模检测、量测、良率管控等环节均存在诸多待解难题。

台积电现有常规 EUV 产线规模庞大，已积累海量量产经验，可充分挖掘现有设备产能与可靠性潜力。持续复用成熟产线能够降低落地风险，最大化现有设备投资回报。 对于服务海量客户的超大代工厂而言，在高 NA EUV 的经济价值完全验证前，一套成熟、良率稳定的量产工艺，远比盲目上马最高规格光刻设备更有价值。

但这并不代表台积电放弃高 NA EUV。该公司已采购研发机型，开展未来制程的高 NA 光刻技术预研。作为阿斯麦最大客户，台积电董事长魏哲家多次对外表示，正与阿斯麦深度协同推进高 NA EUV 研发。 台积电明确，是否大规模量产落地高 NA EUV，取决于可量化的制造收益、技术成熟度与综合成本。英特尔同样不会用高 NA EUV 完全替代常规 EUV，仅针对分辨率能带来显著收益的内部芯片关键层选择性使用。

总结

二者路线的核心差异在于落地时间窗口。英特尔愿意承担高额成本与技术风险，抢先入局以换取先发技术积累、争夺制程领先地位；台积电选择持续深耕成熟 EUV，等待高 NA EUV 量产经济效益充分显现后再规模化。两条路径最终都会走向高 NA EUV 量产，但代表两种截然不同的先进芯片微缩演进思路。