HBM：3D堆叠良率的试验平台

高带宽存储器正成为 3D 堆叠测试、可测性设计（DFT）与可靠性验证的前沿试验场。 2026 年 8 月 11 日 作者：Laura Peters

核心要点

1. 可测性设计（DFT）对于检测存储单元、硅通孔（TSV）、微凸点与高速接口缺陷愈发关键，而电源完整性与热效应进一步提升测试难度。

2. 裕量不足或老化互连缺陷依靠多层级复合测试方案检出：内置自测试（BiST）、嵌入式监测单元、边界扫描、全速测试、冗余修复以及系统在线监测。

3. HBM 已经成为可靠性瓶颈。在复杂 2.5D/3D AI 系统中，需要更深层次掌握单个键合点与 TSV 的状态，同时采用更完善的信号完整性 / 电源完整性（SI/PI）分析与修复机制，应对潜在隐性失效。

数据中心现场失效代价高昂，推动可测性设计领域迎来重大变革，助力芯片厂商提前预判失效风险，定位互连通道与裸片间互连的薄弱环节。这一点在高带宽存储器（HBM）上尤为突出，HBM 已然成为验证 3D 制造工艺与测试方案的前沿架构。

众所周知，HBM 能够为 AI、高分辨率图形处理等海量数据运算、高速数据交互场景带来巨大性能优势。DRAM 垂直紧密堆叠形成超宽通信通道（1024bit、2048bit），性能超越所有其他存储器类型。但受限于复杂结构，HBM 测试挑战巨大，且每一代新产品难度持续攀升。

新思科技产品管理总监 Faisal Goriawalla 表示：“我们正在筹备 HBM5 技术，堆叠层数将提升至 24 层，意味着数据交互量进一步增长。海量信号在极小面积内密集排布，芯片面积却无法同步扩大。信号间距不断缩小，随之带来信号干扰问题，例如受害网络 - 干扰源效应：一条线路电平翻转，会意外引发周边线路出现误跳变。狭小的节距使得多裸片架构下的 DFT 诊断工作复杂程度大幅上升。”

微凸点与键合互连结构的测试难点尤为突出，这类互连往往无法直接外接探针探测。 proteanTecs 解决方案工程副总裁 Noam Brousard 谈到：“互连结构位于多裸片封装内部，可供开展的外部测试手段十分有限。我们在 HBM 末端布设微型监测单元，对每一路信号进行采集，判断信号距离失效阈值还有多少裕量，能够为每个通道生成高精度眼图。”

这类预防性测试技术，正受到运行大语言模型的数据中心青睐，系统停机将带来巨额经济损失。

HBM3 架构中，12 颗甚至更多 DRAM 裸片堆叠在硅中介层之上，依靠细密排布的硅通孔（TSV）与微凸点实现互连。TSV、微凸点、裸片间接口的测试工作量，几乎和存储单元本身持平。因此，对于 SK 海力士、三星、美光等 HBM 模组厂商而言，DFT 架构至关重要。

这项挑战的艰巨性不容小觑。西门子 EDA（Mentor）3DIC DFT 与良率技术赋能经理 Quoc Phan 指出：“测试程序开发复杂度高，使得 HBM 测试成为重大瓶颈。搭建专用故障模型、开发测试算法，用来检测 TSV、微凸点、裸片间接口缺陷，流程繁复，要求深厚专业积累。将这些先进测试方案与主处理器 DFT 架构无缝集成，保障跨模块可靠通信，进一步增加测试程序开发与后续调试的难度。”

下一代 HBM4 先进工艺将转向混合键合技术，行业重心将更多聚焦于每一处互连键合的品质管控。 Modus Test 首席技术官 Jack Lewis 称：“裸片堆叠过程中，共面度、翘曲、键合工艺，以及从 C4 凸点过渡到铜 - 铜混合键合、裸片直连的各类工艺环节，每一处键合点都至关重要。获取单个键合点与键合工艺性能的精准数据，可以帮助客户快速上量、达成目标良率。”

DFT 的核心目标是建立标准化芯片出厂测试流程。而对于 HBM 堆叠结构，DFT 还需要检测以下位置缺陷：存储单元及其周边电路、TSV、微凸点、裸片间接口、基底裸片电路、封装级互连，以及连接加速器的高速 I/O 接口（例如 UCI Express）。

各家芯片厂商的实现方案属于专有技术，但产业链合作关系正在发生变化。 爱德万测试存储器产品营销高级总监 Jin Yokoyama 表示：“DFT 属于各设备厂商自主研发的专有知识产权，不便详述具体实现方式。但展望未来，SoC 终端厂商与存储器供应商之间的责任边界会愈发模糊复杂，尤其是 DFT 方案的定义与功能划分。”

催生这一变化的一大原因，是面向特定应用的定制化 HBM 逐步落地。

面向定制化 HBM 的方案重构

从 HBM3 升级至 HBM4 的一条技术路线，采用定制逻辑基底裸片，取代前代集成在 DRAM 内部的控制器裸片。定制化 HBM 极具吸引力，AI 加速器、GPU 设计人员可以针对特定负载优化存储堆叠架构。对于 AI 训练与推理场景尤为关键 —— 这类场景性能瓶颈往往是带宽，而非算力。弊端在于开发与认证周期更长，短期内定制化 HBM 只会大规模应用于头部高需求量场景。

图 1：HBM DRAM 堆叠结构 来源：新思科技

关键在于，定制化 HBM 架构改动会彻底改变测试体系。 Faisal Goriawalla 解释道：“定制 HBM 给予 SoC 设计人员极大自由度，按需设计逻辑基底裸片。面向数据中心 AI 训练场景，时延与吞吐优先，就可以针对性配置 HBM 控制器；面向 AI 推理场景，面积与功耗约束更强，则采用另一套控制器与逻辑设计。这意味着我们必须结合应用场景量身规划 DFT 方案。”

定制 HBM 新增大量逻辑电路，便于在基底裸片上集成片上监测单元，提前发现时序裕量不足问题。 proteanTecs 的 Noam Brousard 提出：“我们将 SoC 与 HBM 视作完整系统，二者存在大量交互。例如，HBM 海量数据涌入会引发电流冲击，造成电压跌落。电压后续会恢复，但瞬时压降足以诱发失效。响应速度足够快的传感器能够捕捉这类变化。我们需要掌握这类系统级状态，因为 SoC 运行状态会受到 HBM 影响。依靠多组监测单元协同采集海量数据，不仅能够定位故障，还可以反向推导根本原因，实现有效优化。”

HBM 面临探针可及性难题

当前 HBM 内部 DRAM 之间互连凸点节距已经极小（小于 40 微米，微凸点尺寸仅 20~25 微米），几乎无法直接对微凸点探针测试。即便能够完成探针接触，也极易造成器件损伤。很多场景只能使用尺寸更大的牺牲焊盘用于探测。长远来看，工程师将越来越依赖内置自测试（BiST）、嵌入式监测传感器、冗余修复机制，保障制造与终端使用阶段互连良率。

Faisal Goriawalla 表示：“完成多裸片封装组装后，互连信号完整性问题难以调试，探针探测难度很高。除 HBM 协议原生支持的通道修复功能外，新思科技提供 SLM ext-RAM IP，集成冗余分析与封装后修复能力，可对 HBM 内部成千上万组互连通道开展测试。系统停机维护阶段，用户可通过 SLM ext-RAM 运行 JEDEC 标准算法完成诊断与修复，实现主动式运维。例如，器件老化、裕量衰减带来现场失效隐患，运行大模型动辄耗时数日乃至数周，不能任由这类临界缺陷引发宕机。我们可以主动将裕量不足的通道切换至备用通道，实现系统在线修复。”

超大规模云服务商追求系统极致在线率，系统内测试与现场诊断方案极具价值。 “任务模式测试用来确认芯片是否按照预期完成功能运算。”Goriawalla 介绍，“在执行推理或训练任务时，借助非接触式嵌入式监测系统持续观测裸片间所有互连通道，识别通道裕量持续恶化、PHY 眼图不断收缩等现象。部分互连通道属于‘渐进式故障单元’，不必等到彻底失效；下一次计划停机时，直接将临界通道离线，切换至备用通道。”

系统内测试依托嵌入式确定性测试（EDT）向量，实现定向现场检测，捕捉器件全生命周期任何阶段出现的隐性缺陷。芯片服役过程中，热应力、负载老化、电压波动等退化效应都需要纳入考量。系统内测试曾经仅应用于汽车电子、高可靠任务系统，如今开始大规模走进数据中心。

封装级接口可靠性验证

XPU 与 XPU、XPU 与 HBM 之间接口的连通性与功能验证，主要依靠成熟的边界扫描、存储器内置自测试、全速功能测试方案。

西门子 EDA 的 Quoc Phan 说明：“边界扫描标准，尤其是 IEEE 1149.1 与 1149.6，是板级与封装级互连测试的核心手段。XPU、HBM 等每颗芯片 I/O 引脚周边都集成边界扫描寄存器。无需核心逻辑完整运行，即可检出互连开路、短路、固定电平故障。XPU 之间高速差分交流耦合链路普遍采用 IEEE 1149.6 标准检测完整性，包含差分对之间短路故障筛查。”

Phan 提到，针对 HBM，可以在 SoC 裸片内部集成专用存储器内置自测试（MBiST）或定制 MBiST。MBiST 生成特定测试向量，经由 HBM 接口传输，再从 HBM 裸片回读，完整验证整条数据通路，覆盖中介层走线、微凸点、HBM I/O 电路。HBM 裸片自带回环测试模式，可供搭建全速裸片间互连 BiST 测试。一旦检测到故障通道，HBM 可通过 IEEE 1500 标准接口执行通道修复。

“XPU 之间高速串行链路（PCIe、CXL 或专有互连）普遍搭载 SerDes 内置自测试。通过开启内部回环，或是经由封装 / 中介层走线实现外部回环，配合伪随机二进制序列（PRBS）生成与校验完成检测。”Quoc Phan 说道。

全速功能测试是连通性验证必不可少的一环。“这类测试在 XPU 与 HBM、XPU 与 XPU 之间发起大规模数据传输，精准校验数据完整性。方案覆盖整套通信协议栈与纠错机制，验证接口在真实业务负载下能否稳定工作。”

同时，Phan 强调 I/O 通道修复能力愈发重要：“这项特性避免仅仅因为局部缺陷，直接报废整颗芯片或整套封装。复杂 AI 加速器系统中，内置冗余机制对维持信号完整性、降低制造损耗至关重要。”

2.5D/3D 芯粒封装还需要长期可靠性与芯片生命周期管理方案。 楷登电子 DFT 工程总监 Surbhi Bansal 指出：“老化与应力诱发性能退化，要求硬件与系统软件深度协同，持续跟踪时延漂移、工艺参数、温度、频率、眼图宽度等指标，在芯片全生命周期支撑及时决策。DFT 已经突破传统结构性测试范畴，新增跨裸片观测能力：例如 PHY 校准阶段原位眼宽测量、基于 ADC 的 ATEST 模拟监测数字化读出，同时配套应力感知测试向量。此外，跨裸片内置冗余修复机制纳入 JEDEC 规范，并且获得我们 HBM 物理层 IP 支持。以上能力结合，实现 HBM 堆叠全生命周期全方位状态感知与故障容限。”

2.5D/3D 架构失效问题与 TSV 缺陷

随着 HBM 堆叠从 8 颗裸片扩展至 12 颗、16 颗乃至更多，以往影响有限的问题逐步演变为重大挑战。严苛的组装工艺容易引发翘曲，进而造成互连开裂、对位偏移。

爱德万测试 Jin Yokoyama 表示：“裂纹（包含隐性缺陷）、热分布不均、热点问题已经带来显著影响；堆叠密度持续提升后，这类现象会进一步加剧。在 DFT 层面，可以考虑采用可编程 MBiST，执行更复杂的内部向量，提升缺陷覆盖率。”

硅通孔（TSV）是缺陷高发区域。每一代 HBM 产品 TSV 节距持续缩小，失效风险随之上升。TSV 内壁先沉积一层薄介质阻挡层，再填充铜金属；阻挡层一旦出现不连续，将直接影响良率。TSV 间距缩小，堆叠层内连接上下 DRAM 裸片的微凸点节距也同步缩小。

HBM 厂商大多采用通孔中间工艺制备 TSV：在前道晶体管工艺完成、后段金属化之前加工 TSV。优势在于晶圆尚未减薄、机械强度更高时完成 TSV 集成；同时避免后端金属堆叠结构承受通孔刻蚀、高温氧化层沉积、铜退火等严苛工艺。HBM 内部 TSV 直径一般 2~5 微米，深度 30~60 微米（等同于晶圆厚度）。

尺寸较大的 TSV 暴露在晶圆表面时，可以使用探针接触。但 HBM 内部 TSV 尺寸远小于探针针头（探针直径约 35 微米），仅 TSV 测试结构能够被探针触及。工程上通常将数百至数千个通孔串联成菊花链结构，尤其晶圆背面减薄、TSV 显露工序极易引入缺陷。串联电阻一旦偏离正常值，预示存在开路、裂纹、金属填充不充分、接触对位偏差等缺陷。但单一菊花链异常结果，无法定位具体哪一颗 TSV 发生故障。

Modus Test Jack Lewis 分析：“传统菊花链将大量键合点串联，只能实现连通性通断检测。单个键合点故障信号淹没在整条链路噪声中，丢失单点信息。测试载体设计需要做出改进，不要单纯构建超长串联链路，而是引入开尔文测试结构，包围每一处键合点。借助分布在中介层各层、各个裸片互连位置的测试结构，利用开尔文接法对每一个键合点实现微欧级高精度测量。核心在于提前规划、嵌入测试电路、完成测量并采集足量有效数据。单套封装需要上万组测量数据，用于训练检测模型。”

TSV 测试方案演变的另一大驱动力，是通孔间距缩小带来愈发突出的信号完整性（SI）与电源完整性（PI）问题。 楷登电子 Surbhi Bansal 谈到：“行业 TSV 测试技术变革由多重因素推动：工作频率提升后，SI/PI 特性开始主导功能表现；业界需要具备裕量感知的全速验证方案、眼图分析软件工具、系统级全速回环测试。同时需要更完备的线性反馈移位寄存器（LFSR）多项式，生成更全面测试种子，检验通道内部与通道间 SI/PI 相关缺陷。”

检出缺陷后，HBM 高度依靠冗余修复提升良率。存储阵列测试定位故障行、列单元，调用备用资源，执行修复程序。 Quoc Phan 介绍：“存储器修复是 HBM 裸片原生功能。每颗裸片集成存储器内置自测试引擎，运行复杂算法全面筛查存储单元。HBM 片上 BiST 或 SoC 侧 MBiST 定位故障存储地址后，用户能够通过 IEEE 1500 接口，将故障地址、通道信息写入软修复 / 硬修复数据寄存器。配置完成后启动存储器修复，HBM 自动重构链路，绕开故障单元，提升良率与长期可靠性。”

大量高速通道同时工作，使得功耗感知仿真需求持续增长。 Surbhi Bansal 指出：“电源完整性挑战日益严峻。高速通道数量增加，更容易引发电压压降与同步开关噪声，需要更稳健的设计方案与功耗感知仿真手段，例如交错激活策略降低瞬时冲击电流。”

功耗感知自动测试向量生成（ATPG）是有效的配套技术。 “AI 场景功耗巨大，功耗感知 ATPG 往往必不可少。”Quoc Phan 说道，“通过硬件嵌入与向量生成相结合，降低扫描移位与捕获阶段功耗。搭配流式扫描网络（SSN），利用交错移位时钟平滑功耗曲线，显著缩短测试时长、降低测试功耗。”

测试阶段温升同样会诱发失效。 “AI 负载持续跑满 HBM 全部带宽，芯片发热问题突出。”Surbhi Bansal 解释，“高翻转率造成局部升温，引发时序漂移、电压压降、漏电流上升。ATPG 向量翻转率高，测试过程中发热明显，但也可以利用这一特性完成应力筛选。”

各类失效模式要求芯片从制造到服役全程生命周期监测，优先采用软件修复，必要时再开展硬件更换。整体行业趋势是延长数据中心设备服役年限，实现这一目标的前提是搭载完善的现场测试与修复机制。

总结

随着 HBM 堆叠层数提升、架构复杂度增长，配套测试方案与可测性设计策略也持续迭代。行业正逐步推出 16 层 DRAM 堆叠的 HBM4 产品，部分型号搭载定制逻辑基底裸片，面向特定负载完成架构定制。对应的 DFT 方案同样需要定制开发，应对堆叠裸片各类失效模式：TSV 介质层不连续、接触孔未导通、热诱发失效、时序漂移、SI/PI 故障、裸片开裂等。

DFT 的核心任务之一，依靠边界扫描、存储器内置自测试、全速功能测试，验证 XPU 之间、XPU 与 HBM 之间接口连通性与功能。嵌入式监测单元精准捕捉时序裕量、温度波动、电压跌落等关键指标，支撑大数据分析，追溯故障根因。在合适的测试结构上开展超高精度开尔文测量，保障每一处键合品质，无论是芯片间混合键合结构，还是热压键合微凸点。

显而易见，未来堆叠芯片先进互连结构的完整测试，需要一整套丰富工具链与 DFT 技术方案；而 HBM，正是这套技术体系最重要的试验平台。