多裸片现场测试必须基于成熟测试方法论构建

核心要点

1. 片上系统测试是保障数据中心、车载硬件长期稳定运行的最优方案。

2. 双裸片监控、测试与修复方案需要改造原有测试策略，并配套全新具备物理感知能力的微凸点修复技术。

3. 微凸点尺寸过小，无法直接探针接触，需增设牺牲焊盘实现探针测试。

4. AI 产业高速发展，IC 行业现有探针测试、终测、系统级测试手段，已不足以覆盖多芯片系统全部潜在失效机理。

2.5D 集成系统大规模普及，同时全 3D 集成电路持续研发落地，二者高度依赖片上系统测试，以及工程师在设备服役现场完成故障监控、检测与修复的能力。这在任务关键型场景中尤为重要 —— 单个芯粒或互连链路失效就可能引发灾难性事故。但企业需要高效调度各类测试资源，在控制测试成本的前提下，完整落地监控、测试、修复全套能力。

片上系统测试的核心思路：在故障爆发前，从电气层面提前预判芯粒内部潜在失效，更常见的是数千个微凸点、硅通孔、再分布层走线与通孔、混合键合互连产生的缺陷。现场主动式维护依靠硬件冗余设计，一旦链路或内核出现故障，可立刻切换至备用通道、转移运算负载。

西门子 EDA Tessent 芯片全生命周期解决方案 DFT 产品总监彼得・奥兰多表示：“仅保障出厂初始品质已经远远不够，芯片在整个服役周期内都必须维持稳定性能。因此现场测试不可或缺，能够快速识别各类新生缺陷，成因包含硅片老化、环境工况、异常应力等；对于超大规模数据中心、车载系统这类以持续运行与安全为核心诉求的任务关键型设备，现场测试价值尤为突出。”

实时掌握复杂芯片运行状态，能在缺陷演变为故障前锁定薄弱环节并制定修复方案。新思科技杰出架构师亚当・克朗称：“依托芯片全生命周期管理、可测试性设计以及各类片上系统测试采集的数据反馈，部分芯片可在服役现场自主完成修复。当下主流接口与总线标准，如通用芯粒互连标准 UCIe、高级接口总线 AIB、第四代高带宽内存 HBM4，均预留备用通道与引脚资源。若芯片全生命周期管理数据显示通道即将或已经失效，系统可自动切换备用链路规避故障。部分芯片配备双冗余内核实现双模冗余，或三组寄存器构成三模冗余，通过多数表决机制屏蔽故障触发器输出。”

但实现自动修复的前提是现场测试提前预判潜在故障，片上监控单元正是实现该能力的核心载体。片上监控模块配套数据分析算法，可预测失效风险。proteanTecs 工程副总裁埃丹・门德尔松表示：“数据中心已采用失效时间建模方案，将芯片性能衰减趋势与负载使用特征建立关联，支撑预测性维护、优化可靠性规划。预测分析技术已在芯片全生命周期各阶段落地，产出实际业务价值。”

除片上监控单元外，面向先进封装多芯粒健康状态监测的可测试性设计技术持续突破，该方案基于现有 AXI 总线实现全套监测流程。

片上系统测试：捕捉量产测试遗漏的隐性缺陷

量产测试无法覆盖全部缺陷，必须依靠片上系统测试补全检测能力。西门子 EDA Tessent 事业部工程副总裁尼兰詹・穆克吉说：“片上系统测试在数据中心的应用越来越普遍。AI 训练等长时负载场景下，芯片长期运行会产生无报错静默数据错误、数据损坏问题。大量隐性缺陷在量产测试阶段无法暴露，原因分为两点：第一，量产测试无法给晶体管施加足够应力，缺陷仅在现场长期运行后才会显现，表现为微小延迟类故障；第二，现场电压、功耗、温度等复杂工况会触发间歇性缺陷，这类工况很难在量产测试设备上完整复现。”

现场测试采用嵌入式确定性测试（EDT）激励向量，可定向、高效检测芯片运行过程中产生的隐性缺陷，涵盖硅老化、电压波动、热应力、高负载引发的性能衰减等各类问题。西门子奥兰多补充道：“上述缺陷都能通过 EDT 测试向量精准捕捉。”

现场测试不能仅在系统稳态运行时执行，上电、下电切换阶段同样极易产生故障，这两个阶段常常被忽略，但会暴露出稳态工况下无法检测的硬件薄弱点。

大数据场景高速接口技术

晶圆厂面临巨大行业压力：量产多芯片系统既要提升良率，同时保障数据中心、机器人、自动驾驶等设备现场长期可靠性。系统级测试、片上系统测试技术虽问世已久，但近几年行业才具备完整数据传输能力，实现从芯片初版流片到报废全生命周期追踪。

近几年关键技术突破：高速 IO 接口可支撑现场测试，代表方案为高速外设互连总线 PCIe、通用串行总线 USB。PCIe 2005 年问世，最初作为计算机通用扩展总线，如今已是数据中心显卡、固态硬盘、AI 加速器、CPU-GPU 互连的通用高速互连标准，替代传统低速通用 IO。

如今 PCIe 被复用为芯片测试通道。新思科技产品营销总监阿什・帕特尔解释：“测试领域核心痛点在于芯片算力规模与可用引脚数量差距持续拉大。制程微缩带来芯片算力暴涨，但片外 IO 物理接口无法同步扩容。传统低速通用 GPIO 引脚测试方案不再适用；为提升带宽、覆盖大型 SoC 海量功能模块，单纯新增 GPIO 引脚不具备工程可行性。”

USB 与 PCIe 恰好解决带宽瓶颈。帕特尔表示：“新一代 USB、PCIe 可高速传输海量测试数据，大幅缩短芯片量产阶段自动测试设备（ATE）测试时长。复用功能引脚实现现场芯片检测，可将老化、性能衰减监测纳入完整芯片全生命周期管理（SLM）体系。”

PCIe 复用为芯片测试通道后，成为连接测试设备、仪器与待测芯片（DUT）的高速通信主干，工程师可快速下发测试向量、回传诊断数据，大幅压缩测试耗时。

台积电高级总监桑迪普・戈伊尔在近期线上研讨会中提到：“GPIO 扫描链路带宽最高仅 100/200/400 兆赫兹；而 DFT 配套的 PCIe、USB、UCIe 等串行收发器 SerDes 带宽提升数个量级，测试时长直接缩短 10 至 20 倍。”

高速接口投入测试使用前，必须完成验证与自检：设计仿真阶段验证逻辑功能正确性；自动测试设备 ATE 及各道测试工序中，通过扫描测试、自动测试向量生成 ATPG、内置自测试 BiST 完成 PCIe 基础检测。上述测试仅能验证接口量产工艺无缺陷；只有配套充足供电、散热平台的高速专项测试，才能确认物理层 PHY 可满足对应代际 PCIe 传输速率标准。

测试过程功耗、发热问题日益突出，功耗感知型 ATPG 技术快速普及。西门子 EDA 3D IC 可测试性设计与良率技术赋能经理昆・范表示：“功耗感知 ATPG 通过硬件改造 + 向量生成结合方案，最大限度降低扫描移位、捕获阶段功耗。该技术主动减少扫描移位时电路翻转行为，捕获阶段尽可能保持扫描单元原有状态或固定电平。大幅降低动态功耗与峰值功耗。”

PCIe 测试对 AI 加速器尤为关键，该接口负责连接加速器、主机 CPU 与系统内存，任何缺陷都会导致主机 PCIe 控制器无法识别 AI 加速芯片。

PCIe 验证合格后，下一测试难点：依托该接口访问堆叠结构中无法直接外部接触的内层裸片。

片上系统测试内部技术方案

新思科技与台积电联合落地一套多裸片测试方案，集成监控、测试、修复全套机制。项目基于 3NP 制程硅中介层搭建双芯粒系统，采用 UCIe 总线互连，完整验证监控、测试、修复能力。戈伊尔称：“多芯粒堆叠系统最大难题是高速测试数据跨裸片传输，本次联合项目重点攻克该痛点。”

堆叠裸片数量越多，中间层裸片外部可访问难度越高。新思首席架构师、院士耶万特・佐里安表示：“内层裸片的可访问性是核心难题，同时需要完整调用其测试、修复、监控功能。无论量产测试还是现场系统测试，都必须建立访问通路 —— 这直接影响量产良率、出厂品质，也决定现场可靠性、RAS 容错能力与整机性能。”

图 1：该项目依托 UCIe 芯粒间通信、信号完整性监控单元、UCIe 控制器，遵循 IEEE 1838 标准，实现监控、测试、修复功能（简化框图）。资料来源：新思科技

佐里安提出项目遇到一项 UCIe 标准未覆盖的技术难点：“UCIe 芯粒间物理层 PHY 带宽迭代速度极快，初代 16Gbps、第二代 32Gbps、现已迭代至 64Gbps。标准未定义设备正常业务运行模式下的健康状态监测功能，该能力需作为配套扩展模块单独实现。”

信号完整性监控单元（SIM）并行采集 UCIe 输入信号，采样生成眼图，实时判断信号质量。两组 SIM 分别部署在 UCIe 两端 PHY 接收侧。佐里安介绍：“SIM 采集数据可直观判断眼图裕量是否充足；长期监测可量化信号衰减百分比，数据同步上传控制单元。车载、AI/HPC 等任务关键场景下，该监测功能不可或缺。”

图 2：UCIe 主通道传输业务数据，低速辅助通道承载健康监测信号；多组信号完整性监控单元（黑色模块）周期性采样测量信号衰减，并上报控制单元。资料来源：新思科技

现行标准规定每 32bit 数据配套 2bit 冗余校验位，检测到故障通道后可自动切换备用链路。佐里安补充，修复机制不仅用于现场运维，封装完成后也会执行：“封装环节检测到芯粒间互连缺陷时，就要完成修复。交付客户前，通过熔丝盒、一次性可编程存储器 OTP 或非易失性存储永久记录失效通道，规避已知缺陷。”

西门子穆克吉介绍芯片故障修复流程：“片上系统测试识别芯片故障区域后，可执行多类修复操作。假设现场测试发现内存内置自测试控制器失效，系统先判断内存是否具备修复冗余资源；若可修复，片上系统测试启动增量修复，分为软修复、硬修复两类。硬修复需要提升电压等操作对 OTP 存储器完成烧录固化。”

现场测试需要实时下发测试向量已是行业常态。穆克吉表示：“可测试性设计 DFT 的边界持续拓宽，不再仅用于量产缺陷检测，同时支撑全周期可靠性监测与片上系统测试。片上传感器、芯片全生命周期管理 SLM 模块提前预警故障，且硬件开销可控。片上测试控制器可在芯片正常功能运行环境下发量产测试向量，捕捉长期缓慢演化的隐性故障。”

新思完整展示 ATPG 测试向量下发通路：“内层裸片逻辑模块需要 ATPG 向量时，数据路径为：PCIe→第一层裸片→UCIe 控制器→跨裸片 UCIe 桥接链路→内层裸片 UCIe 控制器→向量解码 IP→目标逻辑模块。”

新思与台积电基于 65nm 中介层双芯粒工艺，完成业务运行模式健康监测、向内层裸片下发 ATPG 向量验证；同时依托时钟、延迟监控 IP 测量内存访问时延与整机性能；通过 IEEE 1838 并行 IJTAG 接口完成内存内置自测试与修复。佐里安指出，IEEE 1838 标准支持裸片间直接通信，无需额外 PHY 物理层接口。

台积电戈伊尔进一步拆解整套测试策略：“堆叠级测试核心目标是完整验证堆叠全部功能。裸片层面可单独测试的功能，现在需要通过堆叠整体通路验证，我们依托 C4 凸点实现跨层测试。量产阶段执行修复时，必须生成专用桥接测试向量，在 C4 凸点间完成检测。我们开发具备物理感知的芯粒间测试方案（现已纳入 IEEE 标准术语），基于凸点版图文件判断桥接测试物理可行性，将桥接测试数量削减 95%~99%，配套测试向量总量直接减半。”

受微凸点尺寸、间距限制（凸点直径 20 微米，间距 25 微米），项目放弃直接探针微凸点方案，改用多组 50×50 微米牺牲焊盘实现探针接触。同时对 65nm 中介层开展光学检测、连通性测试，确保无已知工艺缺陷。

配套芯片全生命周期分析的片上监控单元

片上监控单元依托数据分析平台打通全工序测试数据链路。proteanTecs 门德尔松表示：“实现高效前馈、反馈闭环，需要基于多阶段流片后关联数据搭建预测智能模型。我们依托片上采集节点海量数据训练机器学习模型，学习硅片标准运行特征，精准预判单颗裸片性能偏移，不受批次分布干扰，实现芯片品质、功耗性能的个性化管控方案。”

片上监控单元（智能采集节点）同时用于异常芯片筛选。proteanTecs 业务拓展高级总监尼尔・塞弗称：“测试环节左移是行业必然趋势，芯粒架构芯片尤为突出。晶圆探针阶段智能检测、筛选异常裸片，可避免封装完成后才发现缺陷，大幅降低封装成本。另一难点是芯粒间互连仅能在封装后测试，自动测试设备 ATE 无法从外部接触互连通道。我们自研片上采集节点，在设备正常业务模式下逐通道监测信号时序，识别临界劣化通道，用于量产 ATE 修复与现场链路切换。”

总结

面向车载、数据中心的片上系统测试已是刚需，相关细分技术仍在持续迭代。依托片上监控单元、可测试性设计 DFT 技术，行业落地预测式测试与修复方案；先进封装互连数量持续暴涨，这套体系的价值不可替代。

仅双裸片架构的监控、测试、修复方案，就能直观体现片上系统测试落地的各类难点。但整套落地所需技术储备已全部齐备：PCIe、UCIe、USB 等高速接口、片上测试控制器、可测试性设计 DFT，以及各类配套 IP 与测试方法，可完整实现任务关键设备所需的信号、内存性能、整机健康状态全维度监测。