imec发布全新工艺路线图：2038 年推进至A3（0.3 纳米）节点

全球顶尖半导体研发机构 imec（比利时微电子研究中心）公布最新先进制程路线图，预示高端芯片技术发展逻辑将迎来重大转变。据 TechNews 援引 Tom’s Hardware 报道，随着接触多晶硅栅极间距（CPP）逼近物理实用极限，传统晶体管尺寸微缩将不再是提升芯片集成密度的唯一核心手段。

imec 预测，半导体工艺将于 2038 年迭代至 A3（0.3 纳米）制程。但行业在 2030 年前后迈入 A10（约 1 纳米）节点后，CPP 的进一步缩小将遭遇底层物理瓶颈；这意味着未来芯片集成度的提升，将更多依靠标准单元高度缩减、全新器件架构与先进封装集成技术共同实现。

发展逻辑转变：从晶体管微缩转向多元密度提升方案

报道显示，路线图规划 2028 年落地 A14 节点，届时 CPP 缩小至 45 纳米左右，标准单元高度降至 115 纳米，高数值孔径极紫外光刻（High-NA EUV）也将同步导入该工艺。而从 A10 到 A5 全代际，CPP 基本维持在 42 纳米，仅依靠传统晶体管微缩已经无法带来可观的集成密度增幅。

在此背景下，Tom’s Hardware 提到，imec 路线图将 A7 节点视作互补场效应晶体管（CFET）技术的潜在落地起点。但由于 A7 节点 CPP 仍保持 42 纳米，该制程能否规模化应用全新 CFET 架构尚存不确定性。报告同时指出，imec 将背面供电网络（BSPDN）视作落地 CFET 的必要前置技术。

路线图在 A7 节点之后仍持续迭代。据 Tom’s Hardware，计划 2035–2036 年量产的 A5 节点依旧维持 42 纳米 CPP，但标准单元高度压缩至 64 纳米；至 2038 年的 A3 节点，CPP 降至 39 纳米，标准单元高度仅 50 纳米。imec 规划届时将 CFET 从顺序式制造升级为键合式堆叠方案，最大化挖掘垂直集成的密度优势。报道补充，想要达成 A3 节点各项技术指标，还需配套超数值孔径极紫外光刻（Hyper-NA EUV）。

《经济日报新闻》同时指出，CFET 有望继鳍式场效应晶体管（FinFET）、环绕栅极晶体管（GAA）之后，成为下一代主流晶体管架构。该技术将 N 型与 P 型晶体管垂直堆叠，摒弃传统并排布局。报道提及，台积电已成功试制包含约 1000 颗晶体管的 CFET 环形振荡器验证样品。