IBM 7 埃工艺芯片可集成 1000 亿颗晶体管

IBM 最新的亚 1 纳米晶体管工艺已达到原子级制程精度（图 1）。该工艺初期将面向对高性能算力有刚需的高端 AI 数据中心场景。晶体管采用环绕栅极（纳米片）架构。

更小尺寸的晶体管通常能带来更强性能与更高能效。对比 IBM 现有 2 纳米工艺，这款全新 7 埃晶体管性能提升 50%，功耗利用率优化 70%。

芯片量产会受到光刻掩模版尺寸上限约束，但缩小晶体管尺寸能在掩模极限内集成更多器件。芯粒（Chiplet）这类封装技术，能够实现单颗裸片无法达成的复杂系统设计；同时可混合集成不同工艺、不同功能的裸片，例如高带宽内存（HBM）。

裸片三维堆叠技术早已应用于 HBM 等产品，不过该技术是在芯片层级堆叠晶圆裸片。而纳米堆叠（NanoStack）直接在晶体管层级实现堆叠，堆叠层数较少（图 2）。IBM 研究测算，四通道交错式堆叠设计可让芯片面积缩减 50%，同时降低功耗需求，两种优势都将大幅提升晶体管集成密度。

IBM 纳米堆叠架构基于多通道 “纳米片叠纳米片” NanoStack 互补金属氧化物半导体（CMOS）架构打造，采用场效应管垂直隔离结构。

本次 IBM 发布仅为工艺技术与可行性验证，并非量产芯片上市，但量产产品后续将会推出。该成果也清晰展现下一代电子设备的底层制造思路。