芯粒的过去、现在与未来：先进封装如何重塑半导体产业
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芯粒（Chiplet）是一种小型模块化集成电路，仅承担单一特定功能，可与其他芯粒封装在同一封装体内，组合成功能更复杂、完整的芯片组件。
从服务器与 PC 领域搭载芯粒架构的产品出货规模（图 1）不难看出，芯粒正快速成为两大市场主流集成方案。仅服务器与 PC 赛道，芯粒计算芯片市场规模预计将从 2024 年的 435 亿美元增长至 2030 年的 1449 亿美元，复合年均增长率达 31%。
以上趋势清晰证明：芯粒并非小众封装创新，而是一次底层架构变革，它彻底重构了芯片性能扩容方式、产品开发模式，以及整个半导体行业的价值创造逻辑。
问答 1：芯粒是否只是上世纪 90 年代多芯片模块（MCM）的技术演进？
答：从很多维度来看，二者确有传承关系。
早期多芯片模块，例如 IBM 1991 年推出的 9121 机型，甚至 80 年代更早的导热模块（TCM），就已经实现异构集成、拆分式架构与系统级封装（SiP）理念。这类方案将 CMOS 静态缓存芯片与双极型逻辑芯片集成在复杂陶瓷基板上。
进入 2000 年后，异构集成技术持续拓展，处理器、内存、传感器等不同工艺制造的元器件均可封装至同一外壳。到 2010 年，行业逐步统一形成如今明确定义的芯粒设计体系。
抛开命名细节不谈，核心变化在于：整个行业大幅加速了芯粒硬件方案的落地、标准化与商业化进程。
图 1：服务器与 PC 市场正大规模普及芯粒架构（图源：Yole）
问答 2：传统多芯片模块（MCM）与现代芯粒设计，实际落地存在哪些本质差异？
答：二者的核心区分点不只模块化，还体现在规模、裸片互联接口、产业生态成熟度三大维度。
如今的芯粒尺寸、功能覆盖范围极广：从仅数十平方毫米的小型专用裸片，到单掩膜版尺寸（约 858 平方毫米）的计算 tile，涵盖 CPU、GPU、AI 加速器、内存、输入输出、光电子、传感器等各类芯片。芯粒可适配标准封装与各类先进封装平台，包括中介层、桥接芯片、扇出封装、三维集成技术。
关键突破在于先进封装工艺：芯粒之间可实现数十微米级近距离排布，支撑高密度互联线路，并催生新一代低功耗、高带宽、低延迟裸片互联标准，例如通用芯粒高速互联标准 UCIe、线束互联 BoW。
无论厂商自定义接口还是行业通用标准，裸片互联接口都是芯粒架构的核心，其通信性能逼近芯片片内走线；采用混合键合（互联间距≤10 微米）的三维设计，效果尤为突出。
简言之，芯粒脱胎于 MCM 与异构集成思想，但依托先进封装、标准化裸片互联接口、成熟产业生态，实现了架构能力跨越式升级。
图 2：先进工艺节点下，模拟 IO、静态缓存、逻辑芯片的面积缩减收益差异巨大；并非所有芯片都能从持续缩小 CMOS 制程中获益（图源：AMD）
二、芯粒普及的四大核心驱动力
1. 先进制程的成本与良率痛点
顶尖工艺单片大尺寸裸片成本极高、良率偏低，云服务商、英伟达等企业使用的超大芯片问题尤为突出。芯粒拆分裸片尺寸、提升良率，同时仅在有性能增益的模块选择性使用先进制程，大幅控本。
2. 超越摩尔定律的系统级算力拓展
先进制程单纯依靠晶体管微缩，已难以持续优化芯片功耗、性能、面积（PPA）指标。芯粒通过架构组合、高带宽裸片互联、先进封装，实现 “超摩尔定律” 算力扩容。
3. 异构集成与制程工艺最优匹配
逻辑、内存、模拟、IO、射频电路的制程缩放规律各不相同，适配最优工艺也存在差异（见图 2）。芯粒方案可为每种功能匹配最合适的工艺，全面优化功耗、性能、面积。
4. 设计复用、缩短上市周期、降低研发风险
可复用芯粒能够缩短开发周期、降低项目风险。多模块并行开发可加速产品量产，同时快速衍生不同配置版本。
典型案例：AMD MI300A（三维堆叠架构）与第四代霄龙 Genoa 处理器（二维平面架构）采用完全相同的核心计算芯粒（CCD）。两款产品分别通过不同后段金属终端工艺（混合键合 / 凸点互连）、接口多路复用技术，适配三维、二维两套通信 IO（图 3）。
图 3：AMD 芯粒复用案例：同款计算芯粒 CCD，分别用于 MI300A 三维堆叠架构与第四代霄龙二维 CPU 架构（图源：AMD）
总结：芯粒普及由先进制程成本压力、系统算力拓展需求、异构集成价值、低风险快速迭代产品开发四大因素共同推动。
三、芯粒核心落地应用场景
1. 数据中心与高性能 CPU
各大厂商 CPU 采用差异化芯粒架构：
英特尔至强 6：采用分布式 tile 拆分架构，计算模块与 IO 模块分离，提升扩展性与良率。计算芯粒采用更先进制程，IO 芯粒选用成熟低成本工艺；通过更换计算芯粒数量搭配统一 IO 芯粒，快速衍生多款产品，性能上限超越单片集成芯片（图 4a）。
图 4a：英特尔至强 6 芯粒架构，分布式 IO 设计，计算 tile 两侧搭配独立 IO tile（图源：英特尔）
富士通新一代 Monaka 处理器：3.5D 架构，2nm 核心裸片堆叠在 5nm 末级缓存 SRAM 裸片上方；多组三维堆叠单元外接统一 IO 芯粒（图 4b）。
图 4b：富士通 Monaka CPU 采用中央 IO 枢纽芯粒，四周环绕多组 “核心裸片 + 末级缓存” 三维堆叠单元（图源：富士通）
英特尔至强 6 与富士通 Monaka 代表两类主流芯粒思路：分布式边缘 IO、中央枢纽 IO；AMD 锐龙、霄龙系列也遵循同类芯粒设计趋势。
2. AI 加速器与图形处理器 GPU
训练场景普遍搭载高带宽内存 HBM，新一代 AI 算力芯片几乎全部采用芯粒方案，英伟达即将推出的 Rubin GPU 也不例外。AI 算力需要极致规模拓展，单封装内集成更多计算、存储单元是核心路径，CPU 所用的 2.5D/3D/3.5D 封装方案同样适用于 AI 芯片。
英伟达 Rubin：分布式 IO 架构，两颗单掩膜版尺寸 3nm 计算芯粒，两侧搭配独立 5nm IO tile。
AMD MI355X：三维枢纽式芯粒架构，4 颗 3nm 计算裸片 XCD 堆叠在 6nm 通用 IO 基底裸片上，基底集成无限缓存 Infinity Cache（图 5）；整套为 3.5D 架构，两片基底裸片通过自研无限 Fabric 裸片互联（双向带宽 5.5TB/s）连接，两侧搭载多组 HBM3e 高带宽内存。
图 5：AMD MI350 GPU 三维 IO 枢纽芯粒方案，多组加速计算裸片 XCD 直接堆叠在共用 IO 基底裸片上（图源：AMD）
英伟达、AMD 全系产品均采用台积电顶尖 3D SoIC、CoWoS-S、CoWoS-L 三维封装工艺。
3. 共封装光学（CPO）
行业从可插拔光模块转向共封装光学方案，为芯粒带来巨大机遇。共封装光学将光接口贴近 ASIC 芯片边缘，大幅提升封装内光模块与主芯片的布线密度；消除印刷电路板 PCB 高速电 IO 瓶颈，在更低功耗下实现更高带宽。
共封装光学天然适配芯粒异构集成，高带宽裸片互联可最大化发挥性能。早期产品将光子集成电路 PIC、电子集成电路 EIC 拆分至两颗裸片。2025 年 Ayar Labs 发布全球首款支持 UCIe 标准的光芯粒，用于 AI 算力扩容；英伟达、博通等头部厂商同步推出共封装光学新品。
共封装光学将彻底改变 PCB 与整机设计：机柜内部长距离高速信号线、信号中继器需求大幅减少，但光纤布线成为整机设计核心考量。
4. 高级驾驶辅助系统 ADAS 与车载芯片
高级驾驶辅助、车载影音、电动车电控系统均能受益于芯粒架构。ADAS 高度依赖异构算力，可通过独立芯粒承载不同任务：激光雷达等传感器数据专用数字信号处理芯粒、图像与机器学习推理 AI 加速芯粒、通用计算 CPU 芯粒。行业已推出多个面向车载场景的芯粒标准化项目。
问答 3：高带宽内存 HBM 是否属于芯粒？
HBM 究竟是标准芯粒，还是仅一款高端存储器件，行业一直存在争议，这一分歧本质上重塑了业界对芯片架构的定义。
支持方观点：HBM 是芯粒生态标杆产品。通过 JEDEC 标准实现互联接口通用化，不同厂商存储堆叠模组可适配各类处理器封装；多颗 DRAM 裸片垂直堆叠为三维存储单元，与计算核心共同放置在中介层上，作为标准化模块化单元完成异构集成。
质疑方观点：HBM 缺少通用芯粒的完全设计自由度，属于固定专用子系统，逻辑层仅用于信号调度，无法独立执行通用计算。
但 2025 至 2026 年，定制化 HBM 方案、UCIe 等通用互联标准逐步模糊二者边界，HBM 有望从单纯存储 tile 升级为可协同运算的一体化单元。
归根结底，判定 HBM 是否为芯粒，相比其内部架构，更关键的定位是：它是行业首款实现模块化、标准化、异构集成并大规模商用的标杆组件。未来还会诞生更多芯粒式存储模组，基于三维堆叠 SRAM、新型存储（阻变内存 RRAM、磁内存 MRAM）、存内计算 PIM 技术开发。
四、芯粒落地所需核心支撑技术
相关技术已有大量文献详细论述，核心四大支撑体系如下：
先进封装
少数芯粒方案基于传统标准封装，但先进封装才能实现超高带宽、单位比特更低功耗、更低互联延迟。
高带宽裸片互联与统一标准
早期芯粒多采用厂商私有互联链路，UCIe、BoW 等开放标准接口正快速普及。通用标准是构建开放芯粒交易市场的基础，行业长期目标是实现硅片级 “即插即用” 生态，设计师可自由搭配不同制程、不同厂商的芯粒。
已知合格裸片 KGD 与全套测试体系
复杂多裸片封装需要全新测试方案，保证先进封装带来的额外成本、复杂度，不会抵消芯粒拆分带来的良率收益。
电子设计自动化 EDA 工具
EDA 厂商需解决大量全新设计难题，支撑完整芯粒开发：多裸片布局布线、兼容封装的信号 / 电源完整性分析、跨裸片时序与功能验证；同时新增传统片上系统 SoC 流程不存在的难点，包括新型封装形态的力学、热仿真。多厂商协同的复杂芯粒架构，还会带来测试方案设计、测试点植入、芯片安全防护等全新挑战。
图 6：台积电大基板封装技术路线，持续突破中介层尺寸上限；超大规格中介层最终演进至整片晶圆系统 SoW 架构（图源：台积电）
五、未来芯粒技术革新将如何改变封装、电路板与整机设计？
观察台积电封装路线图（图 6），就能直观理解大规模芯粒架构对封装、PCB、整机系统的颠覆性影响。整片晶圆集成技术将彻底重构传统板卡与整机设计。
英伟达 Rubin GPU 中介层尺寸约为 5 个掩膜版面积（5×858mm²），下一代 Rubin Ultra 中介层规格预计提升至 9.5 倍掩膜版尺寸。如此巨型中介层配套的封装基板，尺寸会突破 PCIe 加速卡、OAM 开放加速模块等标准板卡规格限制。
回顾英伟达布莱克韦尔平台与最新发布的 Vera Rubin 超算芯片，封装与板卡设计思路已发生明显转变：巨型封装直接焊接在主板上，不再配套中间转接卡（图 7）。该方案对封装扇出布线、BGA 焊球间距提出全新约束。英伟达正推进单机柜 1 兆瓦供电的服务器架构。
图 7：英伟达 Vera Rubin 超算芯片实现技术突破，巨型 Rubin 基板直接集成在全新规格主板上（图源：英伟达）
随着行业向整片晶圆算力、面板级算力演进，芯粒阵列尺寸将接近整机主板大小。超大规格架构必须配套垂直供电方案；IO 接口、散热、机械结构设计都需要为芯粒规模升级大幅改造。与此同时，混合键合、三维集成技术持续消融芯粒与封装设计的边界。
展望未来，芯粒、封装、主板与整机系统设计领域将迎来充满机遇的全新发展阶段。
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