英特尔 1.4A2 工艺紧追台积电、三星，21 纳米金属互联线缩小迫使行业重构供电方案

据行业报道，受光刻图形化缺陷制约，芯片制造巨头英特尔计划在 1.4A 制程工艺中采用晶圆正反面双路供电方案。光刻工艺出现性能瓶颈，根源在于英特尔需要在 1.4A 节点追赶台积电、三星代工厂的晶体管集成密度。英特尔推出 1.4A2 迭代工艺，目标对标台积电 N2、三星 SF2Z 两大先进制程。

报道：电路线宽极致缩小，英特尔 1.4A2 工艺被迫选用双面供电

传统芯片制造普遍采用背面供电方案，以此降低电压压降、提升芯片性能。将供电线路布置在晶圆背面后，晶体管所在的晶圆正面就能腾出更多布线空间，大幅提升晶体管集成密度与芯片运算性能。

韩国电子时报（ETNews）今日发布行业消息称，英特尔正考虑在 1.4nm 级制程上切换双面供电架构，该改动将落地于 1.4A 工艺 V2 版本，核心诱因是芯片底层金属互联层（M0）的线间距尺寸大幅缩小。ETNews 透露，初代 1.4A 工艺 M0 层间距为 28 纳米，升级至 1.4A2 后，间距将压缩至 21 纳米。

在半导体制造流程中，M0 金属层间距指两条信号金属导线中心线之间的距离，该层负责晶体管之间的信号传输。更小的 M0 间距能在单颗芯片内集成更多晶体管，而所有先进制程节点都必须依靠高数值孔径极紫外光刻（High NA EUV）才能完成这类超细线路的制造。

报道称，1.4A2 作为英特尔标准 “半代迭代” 工艺，将实现晶体管密度显著提升；但 ETNews 产业链消息源表示，英特尔必须为该工艺配套双面供电技术。通过把 1.4A2 的 M0 层缩小至 21 纳米，英特尔能够充分摊薄高 NA EUV 光刻机的使用成本，同时实现更高晶体管密度。

但受金属线宽大幅缩小影响，互联导线电阻显著上升，原本适配背面供电的硅穿孔（TSV）结构会出现严重电压压降问题。因此消息显示，英特尔计划在 1.4A2 工艺全面改用正反面双路供电架构。

产业链人士补充：三星已成熟落地环绕栅极（GAA）晶体管架构，其下一代先进工艺研发遇到的阻碍更少；而台积电在 2025 至 2026 年已稳定 N2 全系列工艺良率，待英特尔启动 1.4A 试产时，台积电 1.4nm 级产品已实现对外出货。英特尔的时间窗口十分紧张，其目标是在 2026 年 10 月向客户交付 14A0.9 版本设计套件。