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模拟与混合信号芯片难以推行自适应测试的深层原因

作者: 时间:2026-06-12 来源: 收藏

全新《缺陷建模与覆盖率 IEEE 标准》(IEEE 2427-2025,2025 年 1 月正式发布)搭建了统一规范框架,用于验证电路的缺陷能否被现有测试有效检出,为长期缺乏清晰覆盖率定义的测试领域建立标准化准则。与此同时,各大半导体企业都在探索借助数据分析、历史量产数据以及流程压缩测试成本,同时杜绝不合格器件、临界裕量器件流出至终端市场。

爱德万测试业务拓展经理唐・布莱尔表示:“IC 厂商都设有固定的测试成本预算,会在预算上限内尽可能完整测试;预算触顶后就必须寻找降本手段,包括缩短测试时长、删减乃至取消部分测试项。”

能够落地的核心前提:输入激励与预期输出的对应关系足够清晰,删减或跳过测试项后不会损失有效测试覆盖率。但模拟、器件打破了这套逻辑 —— 其测试结果大多落在一个合格区间内,合格器件与高规格精品器件的性能差异,往往就隐藏在这个区间之中。

当测试无法输出单一确定结果时,取舍难度会进一步加大。模数转换器(ADC)、数模转换器(DAC)这类数据转换器,即便积分非线性、微分非线性两项指标测试合格,不同样品之间实际性能仍有优劣之分。该性能差异直接决定是供给高端应用场景,还是客户能基于过往设计与工艺良率数据,接受精简后的测试方案。

布莱尔解释道:“客户很难把数据分析手段应用到测试中,根源是多数混合信号测试具备非确定性、偏定性评估的特点。确定性测试逻辑很简单:一组输入激励,良品对应唯一输出;而非确定性测试里,良品的输出是一个数值区间,区间内不同结果对应性能优劣,这就带来了定性评判的难题。”

数字测试并非完全不存在判定模糊问题,但数十年间持续受益于结构化测试技术:扫描测试、内置自测试(BiST)、固定型故障模型,以及定义明确的覆盖率指标一应俱全。而模拟与混合信号器件至今仍高度依赖功能测试与参数规格抽检,尤其当电路特性受增益、失调、漏电流、噪声、电阻、线性度、阻抗、温度、工作工况等多重参数影响时,只能逐项实测。

理论上同样适用于这类,但落地举证门槛更高:被删减、调整的测试项,很可能是唯一能判定临界裕量器件能否在终端场景稳定工作的依据。

一、测试覆盖率背后的成本权衡

测试成本核算不只是单条测试项的运行耗时。测试设备属于固定资产投入,完整成本模型还要计入测试机台利用率、人工、功耗、厂房占地,以及高价测试设备被无新增有效信息的测试占用带来的机会成本。上述成本分摊比例,会随售价、终端客户质量等级要求发生显著变化。

举例:单颗芯片售价 10 美元,测试成本预算占比 5%,单颗可分摊 0.5 美元测试费用;同架构高端版本售价 20 美元,同等预算比例下单颗测试经费可达 1 美元,新增筛选测试具备经济可行性。这套逻辑看似简单,但测试工程师必须判定:哪些测试项属于冗余项,哪些测试用于保留器件性能裕量、支撑高端定价。

成本取舍还会随产品量产周期迭代改变。量产初期,厂商首要目标是快速上市、完整特性表征、验证工艺稳定性,汽车、工业、安全关键类芯片更是如此;当工艺与产品性能趋于稳定后,厂商才会逐一复盘各项测试的投入产出比,剔除价值不足以覆盖测试开销的测试步骤。

泰瑞达电源及热解决方案产品经理达米安・梅格纳谈到:“行业属性决定测试策略。汽车芯片领域永远倾向提升测试覆盖率;但当行业步入成熟期,客户就会要求我们甄别冗余测试项并予以剔除,回归测试成本、测试吞吐量的核心经济模型。”

不同厂商、不同产品线的覆盖率策略差异极大。部分下游应用器件流出失效代价极高,因此执行全量完备测试;另一些厂商依靠设计裕量、工艺稳定性或是内部数据分析简化测试。这类测试细则通常属于企业机密,因为其暴露了厂商认定的真实风险点,以及愿意通过统计方式容忍的风险等级。

布莱尔表示:“具体执行哪些测试、哪些测试可凭借历史数据与数据分析做免检处理,都是严格保密的信息。最终由终端产品质量等级决定,而该等级往往由下游客户指定:高端质量要求客户会索要全套混合信号测试的实测硬数据,对成本敏感的客户则可以接受精简方案。”

二、模拟测试的覆盖率固有难题

矛盾根源首先来自 “覆盖率” 本身的定义。数字测试长期依托结构化测试方法,能够精准核查预设故障集是否全部被检出;模拟、混合信号电路无法套用这套统计逻辑。其失效往往体现为多项参数同步漂移,而单一项参数漂移是否构成风险,完全取决于芯片实际应用场景。

这就导致工程师无法判定两项测试是否重复冗余、规格测试能否缩短、上游测试结果能否可靠替代下游测试。模拟测试的痛点不在于测试项更多,核心短板是行业长期缺少统一标准判定:哪些测试能真实检出缺陷、哪些测试只是徒增测试时长,只能依靠累积海量实测数据来建立品质信心。

西门子 EDA Tessent 产品线产品经理艾蒂安・拉辛指出:“模拟 / 混合信号电路缺少客观、无偏向的覆盖率量化指标,这是最核心的错配问题。没有量化依据,工程师只能保守加测,测试时长、整体成本同步抬升,同时拉低良率。”

The image features two technical diagrams: a circuit schematic on top and a colorful layout design below, likely for electronic components.

图 1:模拟 / 混合信号设计原理图

附图包含上方电路原理图、下方彩色版图设计两张技术图纸

图源:西门子 EDA

IEEE 2427-2025 标准填补了这一空白,给设计团队一套标准化判定逻辑:某条测试能否检出一类典型缺陷、该缺陷能否通过其他测试途径观测、覆盖率能否在设计前期提前优化。

这套区分逻辑至关重要,因为模拟混合信号测试无法一概而论。部分缺陷只能依靠直接规格参数测试检出;若芯片设计具备充足可观测性与可控性,另一部分缺陷可改用结构化测试。最优方案通常是结构化测试、功能测试、参数测试三者结合,具体采用何种简化策略,由底层失效机理决定。

拉辛举例:“差分晶体管对、带隙基准源产生的参数型缺陷必须做规格测试,但这类测试只是快速直流测试;部分老化型缺陷需要片上在线参数监测,而电迁移、应力诱发的短路、开路缺陷,则可以通过片上结构化测试检出。”

随着模拟电路不断集成进复杂系统单芯片,测试平衡设计愈发关键。一颗混合信号封装内可同时集成数字控制逻辑、电源管理、数模转换、传感采集、射频电路与安全功能模块,每个子模块都需要单独调配结构化覆盖率、规格测试、场景化筛选的配比。

Modus Test 应用与产品管理总监杰克・刘易斯表示:“混合信号芯片基本都要依据规格做全功能实测,区别只是商用级、车规级还是安全关键等级的要求不同。”

这也让自适应测试不再只是单纯删减测试项那么简单。数字芯片积累足量数据后可以直接删掉冗余测试向量;但某条模拟测试可能是唯一能捕捉特定负载、温度、电压下临界性能漂移的手段。因此删减覆盖率前必须验证:剩余测试项依旧可以区分正常工艺波动,和参数持续逼近规格边界的劣化器件。

三、测试链路本身引入变量带来的干扰

不确定性不一定来自被测芯片,也可能由测试链路引入,问题会进一步复杂化。每一次电气测量信号都会完整经过:测试仪器、测试线缆、探针卡 / 测试插座、接触触点、芯片引脚整条链路。链路任一环节都会引入附加电阻、接触污染、探针磨损、共面度偏差,最终篡改实测结果。

该问题在模拟、混合信号测试中影响尤为突出 —— 这类芯片允许的性能裕量极小。数字信号具备一定容错区间,小幅波动不会造成测试仪误判;但高精度模拟测量哪怕轻微偏移,都会导致器件分档错误、误判失效。一旦异常测量数据流入自适应算法模型,系统会把触点损耗、线路压降误判为芯片硅片本体缺陷。

开尔文(Kelvin)四线接法通过独立激励端与检测端,将被测芯片和测试线路电气隔离:激励线施加目标电压 / 电流,检测线直接采集芯片引脚真实电位,规避线路损耗带来的测量偏差。缺少该观测手段时,测试仪输入端设定额定电压,芯片引脚实际收到的电压已因互连损耗衰减。

刘易斯说道:“理想情况下,混合信号、模拟芯片测试插座全部采用开尔文结构,每个引脚独立配置激励通道和检测通道。这类测试电压精度要求极高,精度不足就只能放大预留保护带。”

增设保护带能够抵御测量不确定性,但会压缩器件可用性能窗口。部分原本满足客户规格的芯片,会因为测试无法区分芯片真实裕量和测试链路误差,被误判剔除或划入低价分档。厂商依靠精细化数据分析做器件分级筛选时,该取舍带来的经济损失会被持续放大。

混合信号、功率器件测试中,导通电阻 RDS (on) 是最典型的难点指标,也是核心规格参数。该参数测量量程仅毫欧级,触点轻微接触不良就会彻底破坏测量数据。

刘易斯补充:“所有混合信号、功率器件测试里,RDS (on) 几乎都是互连结构引发问题最高发的指标。有时芯片封装引脚数量不足,无法额外布设检测引脚;厂商要么改用开尔文探针台,要么因成本高昂不愿升级探针设备。”

高引脚数数字芯片同样存在互连难题,但模拟电路的矛盾性质完全不同。

诺信测试检测业务拓展总监维迪亚・维贾伊解释:“高引脚数数字芯片的痛点是多引脚隔离、覆盖率、测试吞吐量;模拟和混合信号芯片引脚数量更少,但测量容错裕量几乎为零。单根探针位置偏移超出 0.25mm 公差、探针高度不达标,测量结果就彻底失效,整套测试架构没有任何容错冗余。”

因此,把测试仪链路波动和芯片本身性能变化彻底拆分,是所有自适应测试方案落地的根基。测量精度持续提升、判定逻辑逐步自动化之后,二者能否有效区分,直接决定自适应测试是提升良率,还是仅仅把测量不确定性转嫁到工艺流程下游。

泰瑞达梅格纳表示:“客户迫切需要完整的特性表征与规格验证报告,来确认测试仪器在全工况环境下测量可重复。他们希望明确:观测到的异常现象来自芯片本身,而非测试设备。”

四、物理工艺波动与电气性能的关联标定

自适应测试每一步简化决策,都依赖可靠的数据相关性模型。只有前期工艺数据、量测数据、电气测试数据能够高置信度预判后续测试结果,才能缩短、跳转乃至取消对应测试项。模拟、混合信号器件很难建立强关联模型:细微材料偏差、封装应力、隐性缺陷都会改变电气参数,却不会出现显性开路、短路失效。

随着芯片薄膜厚度不断降低、互连密度提升、异质材料堆叠层数增多,工艺前端微小偏差,要等到后续电性测试、热加载甚至终端装机运行阶段才会暴露;此时缺陷源头已经被多层结构覆盖,或是分散在多个工艺步骤中,难以溯源。

通快创新高级产品营销总监钟磊谈到:“3D 集成器件采用全新架构与新材料后,会新增多条隐性失效通道,造成无明确诱因的性能衰减、良率下滑。这类失效通道会大幅增加工艺异常和后端电性失效的关联标定难度。”

失效分析可以打通上下游数据链路,把后端电气异常和前端可复现的物理特征一一绑定。一旦对应关系明确,该物理、化学特征就能纳入筛选标准,测试工程师即可区分真实缺陷波动和正常工艺噪声。

布鲁克纳米红外系统产品经理卡桑德拉・菲利普斯解释:“通过回溯式失效分析,可以建立绑定关系:某类键合结构、分子对应后端优异电性表现,另一类工艺条件对应性能劣化。完成这套标定后,就能直接把物理特征设为量产筛选判据。”

该区分逻辑必不可少:模拟、混合信号芯片大多是渐进式性能劣化,而非瞬间彻底失效。工程师需要量化器件参数偏离标称值的幅度、漂移趋势是否稳定、长期工作下会不会持续恶化。电阻、漏电流、增益、噪声的微小偏移,重要程度不亚于显性的开路、短路故障。

蔡司显微电子业务市场战略高级总监托马斯・罗杰斯表示:“数字芯片失效基本只有线路开路、短路两类;模拟芯片还要重点关注电阻等参数的偏移,这类指标的表征和测量难度要高得多。”

因此,精密量测与失效分析的价值不止限于根因定位。只要物理特征能稳定绑定电气性能结果,就能作为依据把测试资源集中投放到高风险器件上;相关性不足时,保留直接实测依旧是稳妥方案。

五、量产测试无法全覆盖终端真实工况

量产测试只能采集有限工况下的器件特性,无法完整复现芯片全生命周期运行状态。先进系统级芯片普遍嵌入片上监测单元,在实际工作模式下持续追踪时序裕量、电压、温度、负载应力与老化程度。这类监测单元无法替代模拟、混合信号实测,但印证了测试链路不能局限于单一工厂测试环节。

片上遥测与全生命周期监测把测试观测范围延伸至出厂之后,不会替代量产测试,但可以补充电压、温度、噪声、负载对长期可靠性的影响规律,反向迭代优化量产筛选规则,定位真正具备预判价值的前端物理特征。温度控制在其中尤为关键,温度同时影响测量精度和芯片本身电气特性。

梅格纳提到:“客户要求远高于现有水平的高精度温控,目的是缩小保护带。温控优化既能提升良率,也能改善长期可靠性;如果可以精准稳定实现高温工况实测,合格器件的长期可靠性预留冗余也会更充足。”

良率与可靠性的平衡,在模拟、混合信号芯片上格外关键。精密温控减少量产误判剔除的同时,也能真实判定器件性能裕量是否充足;保障良率的高精度测量,同时也能提升信心:合格出厂芯片长期运行不会超出规格边界。

六、共封装光学(CPO)集中暴露同类测试痛点

共封装光学(CPO)是上述所有测试难点的集中典型场景。同一封装内叠加多重变量:电气特性、光学性能、耦合对准、温度敏感性、信号完整性、电源完整性、装配偏差、封装应力全部需要精准建模判定,光子集成模块进一步加剧了多物理场耦合测试难度。

新思科技产品管理高级总监阿姆伦杜・谢卡尔・乔贝表示:“光器件对温度极度敏感,热设计权重进一步提升。必须搭建光电联合仿真一体化流程,把电子设计、先进封装、光子芯片(PIC)设计整合到同一平台,实现从架构定义到最终签核的协同设计。”

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图 2:模拟 IP 眼图示意图,清晰张开的眼图表征信号质量与信号完整性

图源:新思科技

CPO 并非诞生了全新测试难题,只是把模拟混合信号制造中原有的相关性建模矛盾进一步放大 —— 原本电气、热、封装波动就难以解耦,再叠加光学性能变量后,测试判定复杂度陡增。

乔贝补充道:“并非出现全新问题,只是原有各项技术挑战被进一步激化。”

七、前置设计阶段建立测试置信度

模拟与混合信号芯片不会采用统一模式落地自适应测试:部分安全关键应用不允许任何不确定性,仍会长期执行完整功能测试;另一类产品依靠结构化测试、缺陷建模、前端量测、强数据相关性模型,删减冗余实测项,把测试资源倾斜至高风险器件。

最有效的优化手段是测试左移,提前介入设计流程。完善的模拟缺陷模型、统一覆盖率统计标准、增强电路可观测性,能让设计团队在流片前就锁定必测项,无需等到硅片回片后再调整。规格参数测试不会被完全取消,但测试工程师能清晰界定哪些场景必须实测、哪些场景可用替代证据完成判定。

拉辛表示:“推行测试左移,在设计验证、版图设计甚至流片(Tape-out)之前就完成覆盖率测算,就能主动补齐覆盖率缺口,而非被动等待样片回片后补救。”

提升测试吞吐量的需求会长期存在,测试成本永远是芯片经济模型的重要一环。随着封装结构日趋复杂、终端应用性能裕量要求收紧,模拟与混合信号厂商有充足动力引入数据分析、历史大数据和选择性自适应测试流程。真正的落地瓶颈在于:删减测试前充分验证其冗余性、彻底拆分器件波动与测试链路偏差、筛选出具备可靠预判能力的前端特征参数。

模拟、混合信号芯片并未游离于智能化测试迭代浪潮之外,只是这类器件集中暴露了该技术路线尚待攻克的诸多难点。



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