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VerilogHDL综合性设计

  • VerilogHDL综合性设计　　1 时钟安排　　选用上升沿触发的单时钟信号,尽量不使用混合触发的时钟信号。因为时钟周期在时序分析的过程中是关键问题,它还影响到时钟的频率。使用简单的时钟结构 利于时钟信号的分析和保持
  • 关键字： 设计  综合性  VerilogHDL  
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综合性介绍

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