基于FPGA设计了一款通用键盘IP核,该核主要实现对键盘输入信号的计算与存储功能,并在quartusⅡ环境下使用VHDL语言,采用自顶向下设计方式,编辑生成RTL原理图,并做了相关的时序仿真验证。经验证此IP核具有较强的鲁棒性和较高的反应速度,可作为基础输入模块,为其他模块提供有力控制输入与数据支持。
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键盘IP核 VHDL FPGA
温度测量仪是一种常用的检测仪器，文章中利用FPGA器件和DS18B20传感器设计实现了一种数字温度测量仪，用于室温的检测。该测量仪具有结构简单、抗干扰能力强、精确性高、转换速度快、扩展性好等优点。
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温度传感器 VHDL FPGA
利用四进程和结构化设计两种不同的VHDL程序设计方法，对HDB3编码器进行了设计、实现和功能分析。设计的两种编码器在Quartus Ⅱ7．2中进行了功能分析，并且下载到EP2C5T144C6中实现了HDB3编码转换功能。分析与实验结果表明，所设计的两种HDB3编码器，具有好的编码功能。其中，结构化设计的HDB3编码器对FPGA逻辑单元、寄存器的占用分别减少了18．5％和14．8％，具有较好的资源利用特性。
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VHDL HDB3编码器 结构化设计
SPI 接口应用十分广泛，在很多情况下，人们会用软件模拟的方法来产生SPI 时序或是采用带SPI 功能模块的MCU。但随着可编程逻辑技术的发展，人们往往需要自己设计简单的SPI 发送模块。本文介绍一种基于FPGA 的将并行数据以SPI 串行方式自动发送出去的方法。
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SPI VHDL FPGA
在EAST分布式中央定时同步系统中，时钟分频和触发延迟电路是分布式节点的核心。为了完成对基准时钟信号进行多路任意整数倍的等占空比的分频，并对输入的触发脉冲进行多路任意时间的延迟输出，本设计中采用VHDL语言进行编程，实现了多路时钟分频信号的输出和多路延迟输出，特别是提高了奇数分频和触发延迟的时间精度，最后在QuartusⅡ9．0软件上时设计的波形进行分析，验证了该设计的可行性。
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触发延迟 中央定时同步系统 VHDL
要实现不同的编码方式关键是要找到合适的算法，并且要求算法必须简洁亦兼容。笔者在这里主要采用了对比、联合和模块化的设计方法，使每一种编码成为一个独立模块，但又共用同一个或多个时钟。由此，大大节约了程序的存储空间，减少了程序的调试时间。
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仿真波形 编码 VHDL
AVS 视频标准中，自适应环路器在实现时存在许多条件运算（如滤波强度的计算、边界阈值和跳转等的计算）及其对于数据的访问比较繁琐，使得滤波器的算法复杂度很高。并且块效应可能会出现在每个8x8 块的边界上。而该滤波器以8x8 块为单位进行滤波，减少对存储器的访问，加快了处理速度，大大节省了算法的硬件实现面积。并且适当增加片上存储空间来缓解外存的压力来提高滤波模块的效率，采用VHDL 语言进行设计、仿真，通过FPGA验证。综合仿真结果表明，该设计占用资源较少。
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AVS 环路滤波 VHDL
分析了I2C串行总线的数据传输机制，用VHDL设计了串行总线控制电路，其中包括微处理器接口电路和I2C总线接口电路。采用ModelSim Plus 6.0 SE软件进行了前仿真和调试,并在Xilinx ISE 7.1i开发环境下进行了综合、后仿真和CPLD器件下载测试。 结果表明实现了I2C串行总线协议的要求。
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I2C总线控制 VHDL 仲裁
本文针对传统的四相移键控(QPSK)的调制解调方式提出一种基于高速硬件描述语言(VHDL)的数字式QPSK调制解调模型。这种新模型便于在目标芯片FPGA/CPLD上实现QPSK调制解调功能。文中介绍了QPSK调制解调的原理,并基于FPGA实现了QPSK调制解调电路。并给出了可编程逻辑器件FPGA的最新一代集成设计环境QuartusⅡ进行系统仿真的仿真结果。
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四相移键控 VHDL 调制解调模型
近年来，随着集成电路技术和EDA技术的不断发展，集设计、模拟、综合和测试功能为一体的VHDL语言，已作为IEEE标准化的硬件描述语言。因此，对VHDL设计中简化电路结构，优化电路设计的问题进行深入探讨，很有必要。
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电路优化 VHDL 硬件描述
EDA技术是以计算机为工具完成数字系统的逻辑综合、布局布线和设计仿真等工作。电路设计者只需要完成对系统功能的描述，就可以由计算机软件进行系统处理，最后得到设计结果，并且修改设计方案如同修改软件一样方便。
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VHDL EDA FPGA
在VHDL语言电路优化设计当中，优化问题主要包括面积优化和速度优化。面积优化是指CPLD／FPGA的资源利用率优化，即用尽可能少的片内资源实现更多电路功能；速度优化是指设计系统满足一定的速度要求。
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电路优化设计 VHDL FPGA
在Altera Cyclone II平台上采用“自顶向下”的模块化设计思想及VHDL硬件描述语言，设计了串行通信控制系统。在Quartus II软件上编译、仿真后下载到FPGA芯片EP2C5Q208上，进行在线编程调试，实现了串行通信控制功能。基于FPGA的系统设计调试维护方便、可靠性高，而且设计具有灵活性，可以方便地进行扩展和移植。
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模块化设计 串行通信控制系统 VHDL
介绍一种TPC码迭代译码器的硬件设计方案，基于软判决译码规则，采用完全并行规整的译码结构，使用VHDL硬件描述语言，实现了码率为1/2的（8，4）二维乘积码迭代译码器，并特别通过硬件测试激励来实时测量所设计迭代译码器的误码率情况，提出了优化设计方案，和传统的硬件仿真方法相比大大提高了仿真效率。仿真结果证明该译码器有很大的实用性和灵活性。
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TPC码迭代译码器 VHDL 软判决译码规则
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