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实验17:分频器

  • 实验目的(1)熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法;(2)通过实验理解和掌握分频器原理;(3)学习用Verilog HDL行为级描述时序逻辑电路。实验任务设计一个任意整数分频器。实验原理时钟信号的处理是FPGA的特色之一,因此分频器也是FPGA设计中使用频率非常高的基本设计之一。一般在FPGA中都有集成的锁相环可以实现各种时钟的分频和倍频设计,但是通过语言设计进行时钟分频是最基本的训练,在对时钟要求不高的设计时也能节省锁相环资源。在本实验中我们将实现任意整数的分频器,分频
  • 关键字: 分频器  FPGA  Lattice Diamond  Verilog HDL  

实验16:扭环形计数器

  • 实验目的(1)熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法;(2)通过实验理解和掌握扭环形计数器原理;(3)学习用Verilog HDL行为级描述时序逻辑电路。实验任务设计一个右移扭环形计数器。实验原理将移位寄存器的输出非q0连接到触发器q3的输入,这样就构成了一个扭环形计数器。初始化复位时,给q0一个初值0000,则在循环过程中依次为:000010001100111011110111001100010000。Verilog HDL建模描述用行为级描述右移扭环形计数器程序清单tw
  • 关键字: 扭环形计数器  FPGA  Lattice Diamond  Verilog HDL  

实验15:环形计数器

  • 实验目的(1)熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法;(2)通过实验理解和掌握环形计数器原理;(3)学习用Verilog HDL行为级描述时序逻辑电路。实验任务设计一个4位右循环一个1的环形计数器。实验原理将移位寄存器的输出q0连接到触发器q3的输入,并且在这4个触发器中只有一个输出为1,另外3个为0,这样就构成了一个环形计数器。初始化复位时,给q0一个置位信号,则唯一的1将在环形计数器中循环移位,每4个时钟同期输出一个高电平脉冲。Verilog HDL建模描述用行为级描述
  • 关键字: 环形计数器  FPGA  Lattice Diamond  Verilog HDL  

实验14:移位寄存器

  • 实验目的(1)熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法;(2)通过实验理解和掌握移位寄存器原理;(3)学习用Verilog HDL行为级描述时序逻辑电路。实验任务本实验的任务是设计一个7位右移并行输入、串行输出的移位寄存器。实验原理如果将多个触发器级联就构成一个多位的移位寄存器,如下图所示,是以4位移位寄存器为例的逻辑电路图,其中的LD/SHIFT是一个置数/移位控制信号。当LD/SHIFT为1时,在CP作用下,从输入端A、B、C、D并行接收数据;当LD/SHIFT为0时,在
  • 关键字: 移位寄存器  FPGA  Lattice Diamond  Verilog HDL  

实验13:JK触发器

  • 实验目的(1)熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法;(2)通过实验理解和掌握JK触发器原理;(3)学习用Verilog HDL语言行为机描述方法描述JK触发器电路。实验任务本实验的任务是设计一个JK触发器实验原理带使能端RS锁存器的输入端R=S=1时,锁存器的次态不确定,这一因素限制了其应用。为了解决这个问题,根据双稳态元件两个输出端互补的特点,用Q和非Q反馈控制输入信号,并用J代替S,用K代替R,构成了J-K锁存器。Verilog HDL建模描述用行为级描述实现的带异步
  • 关键字: JK触发器  FPGA  Lattice Diamond  Verilog HDL  

实验12:边沿触发的D触发器

  • 实验目的(1)熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法;(2)通过实验理解和掌握D触发器原理;(3)学习用Verilog HDL语言行为机描述方法描述D触发器电路。实验任务本实验的任务是描述一个带有边沿触发的同步D触发器电路,并通过STEP FPGA开发板的12MHz晶振作为触发器时钟信号clk,拨码开关的状态作为触发器输入信号d,触发器的输出信号q和~q,用来分别驱动开发板上的LED,在clk上升沿的驱动下,当拨码开关状态变化时LED状态发生相应变化。实验原理从D触发器的特
  • 关键字: D触发器  FPGA  Lattice Diamond  Verilog HDL  

实验11:RS触发器

  • 实验目的(1)熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法;(2)通过实验理解和掌握RS触发器原理;(3)学习用Verilog HDL语言行为级描述方法描述RS触发器电路。实验任务本实验的任务是描述一个RS触发器电路,并通过STEP FPGA开发板的12MHz晶振作为触发器时钟信号clk,拨码开关的状态作为触发器输入信号S,R,触发器的输出信号Q和非Q,用来分别驱动开发板上的LED,在clk上升沿的驱动下,当拨码开关状态变化时LED状态发生相应变化。实验原理基本RS触发器可以由两
  • 关键字: RS触发器  FPGA  Lattice Diamond  Verilog HDL  

实验10:七段数码管

  • 1. 实验目的(1)熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法;(2)通过实验理解和掌握数码管驱动;(3)学习用Verilog HDL描述数码管驱动电路。2. 实验任务在数码管上显示数字。3. 实验原理数码管是工程设计中使用很广的一种显示输出器件。一个7段数码管(如果包括右下的小点可以认为是8段)分别由a、b、c、d、e、f、g位段和表示小数点的dp位段组成。实际是由8个LED灯组成的,控制每个LED的点亮或熄灭实现数字显示。通常数码管分为共阳极数码管和共阴极数码管,结构如下图
  • 关键字: 七段数码管  FPGA  Lattice Diamond  Verilog HDL  

HDL仿真器基于事件的仿真算法

  •   目前,HDL仿真器主要有三种实现算法(机制):基于时间的算法(Time-Based)、基于事件的算法(Event-Based,EBS)和基于周期的算法(Cycle-Based,CBS)  基于时间的算法适合处理连续的时间及变量,其会在每一个时间点对所有的电路元件进行计算。但是,在大部分情况下,每一个时间点只有约2%~10%的电路处于活动(运行)状态,所以该算法效率非常低。  基于事件的算法适合处理离散的时间、状态和变量。该算法只有在电路状态发生变化时才进行处理,只仿真那些可能引起电路状态改变的元件。仿
  • 关键字: HDL  仿真器  

哈夫曼编码的HDL实现

  •   Huffman编码是一种可变字长的无损压缩编码。根据字符出现的概率得到的可变字长编码表是Huffman编码的核心。概率低的字符使用较短的编码,概率高的字符使用的长的编码。  Huffman编码的具体方法是将序列中的信源符号先按出现的频次排序,把两个最小的频次相加,作为新的频次和剩余的频次重新排序,再把最小的两个频次相加,再重新排序,直到最后变成序列的总长度。每次挑出的最小两个频次所对应的信源符号或信源符号集构成二叉树的左右两支,对这左右两支赋予“0”和“1”的权重。符号的编码从树的根部开始一直到达符号
  • 关键字: 哈夫曼编码  HDL  

智能家居多媒体声光电同步演示系统方案

  • 智能家居多媒体声光电同步演示系统方案-HDL建筑智能照明控制系统借助各种不同的“预设置”控制方式和控制元件,对不同时间不同环境的光照度进行精确设置和合理管理。
  • 关键字: HDL  智能家居  

新手福音:概述学习FPGA的一些常见误区

  • 新手福音:概述学习FPGA的一些常见误区-很多刚开始学习FPGA的朋友们经常会遇上一些误区而无从解决,FPGA为什么是可以编程的?通过HDL语言怎么看都看不出硬件结构?...本文就这个方面进行解析。
  • 关键字: 可编程逻辑器件  FPGA  HDL  FPGA教程  

把HDL模块用NGC格式加密并在其他项目中调用

  • 把HDL模块用NGC格式加密并在其他项目中调用-前面创新网网友Ricky Su发了篇博文《 说说FPGA中的黑盒子(BlackBox)》,学习了感觉很好用,最近在网上又找到一篇讲该方面内容的文章,感觉写的很好转发来与大家共享,文章如下
  • 关键字: NGC  HDL  

Verilog HDL简明教程(2)

  • Verilog HDL简明教程(2)-模块是Verilog 的基本描述单位,用于描述某个设计的功能或结构及其与其他模块通信的外部端口。
  • 关键字: Verilog  HDL  

Verilog HDL 设计模拟

  • Verilog HDL 不仅提供描述设计的能力,而且提供对激励、控制、存储响应和设计验证的建模能力。激励和控制可用初始化语句产生。验证运行过程中的响应可以作为 “ 变化时保存 ” 或作为选通的数据存储。最后,设计验证可以通过在初始化语句中写入相应的语句自动与期望的响应值比较完成。
  • 关键字: Verilog  HDL  设计模拟  
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