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verilog-hdl 文章 进入verilog-hdl技术社区

ISE入门三部曲

  • 本着方便后来人,不用那么苦逼的去看英文资料,可以更快的入门,同时也为了这接近一年的时间天天写Verilog作结,马上就要去上一年课了,不用再写代码,也不用再熬夜咯。为了方便阐述,以一个简单的8路选择器作为例子。
  • 关键字: ISE  8路选择器  Verilog  工程建立  入门  常见错误  

FPGA设计经验谈

  • 从大学时代第一次接触FPGA至今已有10多年的时间。至今记得当初第一次在EDA实验平台上完成数字秒表,抢答器,密码锁等实验时,那个兴奋劲。当时由于没有接触到HDL硬件描述语言,设计都是在MAX+plus II原理图环境下用74系列逻辑器件搭建起来的。
  • 关键字: FPGA  EDA  VHDL  Verilog  时钟  IP核  

玩转FPGA必备基础

  • 通过论坛里如火如荼的FPGA DIY活动就能看出来FPGA必然是现今的技术热点之一。无论学生还是工程师都希望跨进FPGA的大门。网络上各种开发板、培训班更是多如牛毛,仿佛在告诉你不懂FPGA你就OUT啦。那么我们要玩转FPGA必须具备哪些基础知识呢?下面我们慢慢道来。
  • 关键字: FPGA  HDL  Altera  Xilinx  DIY  

U盘SoC的设计与实现

  • 设计和实现了U盘SoC。本系统包括USB CORE和已验证过的CPU核、Nandflash、UDC_Control等模块,模块间通过总线进行通信。其中USB CORE为本文设计的重点,用Verilog HDL语言实现,同时并为此设计搭建了功能完备的Modelsim仿真环境,进行了仿真验证。
  • 关键字: U盘  片上系统  USB  Verilog HDL  

电路设计模块化与设计重利用

  • 摘要:本文主要介绍了在Cadence Board Design System上实现电路设计模块化与设计重利用的设计方法。
    关键词:Cadence Concept—HDL;原理图;子电路;模块化;层次化

    随着电路设计复杂程度的增加,设计
  • 关键字: Cadence Concept&mdash  HDL  原理图  子电路  模块化  层次化  

基于SATAII协议的CRC32并行算法的研究

  • 在介绍CRC校验原理和传统CRC32串行比特算法的基础上,由串行比特型算法推导出一种CRC32并行算法、并结合SATAⅡ协议的要求,完成了SATAⅡ主控制器设计中CRC生成与校验模块的设计。最后通过在ISE平台上编写Verilog硬件描述语言,对SATA协议中帧结构数据进行仿真,验证该CRC32并行算法能够满足SATA接口实时处理的要求。
  • 关键字: CRC32  并行算法  SATA  Verilog  

8位无符号数乘法运算HDL设计实例

  • 原理分析 加减乘除是运算的基础,也是我们在小学课堂里的重点必修课。乘除运算虽然对于我们今天来说还是小菜一碟,让计算机做起来也是九牛一毛不足挂齿,但是要真探究一下计算机是如何完乘除运算的,可还真有
  • 关键字: HDL  8位  符号  乘法运算    

Verilog HDL语言在FPGA/CPLD开发中的应用

  • 1 引言近30年来,由于微电子学和计算机科学的迅速发展,给EDA(电子设计自动化)行业带来了巨大的变化。特别是进入20世纪90年代后,电子系统已经从电路板级系统集成发展成为包括ASIC、FPGA和嵌入系统的多种模式。可以说
  • 关键字: Verilog  FPGA  CPLD  HDL    

Verilog按键消抖的理解

  • 按键在按下时会产生抖动,释放时也会产生抖动,所以在设计键盘扫描程序时必须考虑按键的消抖,我们一般只考虑按下 ...
  • 关键字: Verilog  按键消抖  延时  

Verilog代码命名六大黄金规则

  • Verilog代码命名六大黄金规则,关于Verilog代码中命名的六大黄金规则。  1. 系统级信号的命名。  系统级信号指复位信号,置位信号,时钟信号等需要输送到各个模块的全局信号;系统信号以字符串Sys开头。  2. 低电平有效的信号后一律加下划线
  • 关键字: 黄金  规则  六大  命名  代码  Verilog  

基于串口通讯的Verilog设计

  • 1 串口通信基本特点随着多微机系统的应用和微机网络的发展,通信功能越来越显得重要。串行通信是在一根传输线上一位一位地传送信息.这根线既作数据线又作联络线。串行通信作为一种主要的通信方式,由于所用的传输线少
  • 关键字: Verilog  串口通讯    

基于Verilog HDL语言的32X8 FIFO设计

  • 摘要:介绍了FIFO的基本概念、设计方法和步骤,采用了一种新颖的读、写地址寄存器和双体存储器的交替读、写机制,实现了FIFO的基本功能,同时使本32X8 FIFO拥有可同时读、写的能力,完全基于Verilog HDL语言实现了电路功能
  • 关键字: Verilog  32X8  FIFO  HDL    

基于Verilog HDL语言的CAN总线控制器设计及验证

  • 摘要:在此利用VerilogHDL设计了一款CAN总线控制器,首先根据协议把整个CAN总线控制器划分为接口逻辑管理、寄...
  • 关键字: CAN总线  控制器  FPGA  Verilog  HDL  

Verilog HDL设计自动数据采集系统

  • 随着数字时代的到来,数字技术的应用已经渗透到了人类生活的各个方面。数字系统发展在很大程度上得益于器件和集成技术的发展,著名的摩尔定律(Moores Law)的预言也在集成电路的发展过程中被印证了,数字系统的设计理
  • 关键字: Verilog  HDL  自动  数据采集系统    

基于Verilog HDL语言的CAN总线控制器设计及验证

  • 摘要:在此利用Verilog HDL设计了一款CAN总线控制器,首先根据协议把整个CAN总线控制器划分为接口逻辑管理、寄存器逻辑和CAN核心模块3个模块,然后用Verilog HDL硬件描述语言设计了各个功能模块,并使用Modelsim软件
  • 关键字: 控制器  设计  验证  总线  CAN  Verilog  HDL  语言  基于  
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