- 目前，HDL仿真器主要有三种实现算法(机制)：基于时间的算法(Time-Based)、基于事件的算法(Event-Based，EBS)和基于周期的算法(Cycle-Based，CBS) 基于时间的算法适合处理连续的时间及变量，其会在每一个时间点对所有的电路元件进行计算。但是，在大部分情况下，每一个时间点只有约2%~10%的电路处于活动(运行)状态，所以该算法效率非常低。 基于事件的算法适合处理离散的时间、状态和变量。该算法只有在电路状态发生变化时才进行处理，只仿真那些可能引起电路状态改变的元件。仿
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HDL 仿真器
- 大学时代第一次接触FPGA至今已有10多年的时间,至今记得当初第一次在EDA实验平台上完成数字秒表、抢答器、密码锁等实验时那个兴奋劲。当时由于没有接触到HDL硬件描述语言,设计都是在MAX+plus II原理图环境下用74系列逻辑器件搭建起来的。
后来读研究生,工作陆陆续续也用过Quartus II、FoundaTIon、ISE、Libero,并且学习了verilogHDL语言,学习的过程中也慢慢体会到verilog的妙用,原来一小段语言就能完成复杂的原理图设计,而且语言的移植性可操作性比原理图
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FPGA Verilog
- Huffman编码是一种可变字长的无损压缩编码。根据字符出现的概率得到的可变字长编码表是Huffman编码的核心。概率低的字符使用较短的编码，概率高的字符使用的长的编码。 Huffman编码的具体方法是将序列中的信源符号先按出现的频次排序，把两个最小的频次相加，作为新的频次和剩余的频次重新排序，再把最小的两个频次相加，再重新排序，直到最后变成序列的总长度。每次挑出的最小两个频次所对应的信源符号或信源符号集构成二叉树的左右两支，对这左右两支赋予“0”和“1”的权重。符号的编码从树的根部开始一直到达符号
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哈夫曼编码 HDL
- 传统的硬件实现哈夫曼编码的方法主要有：预先构造哈夫曼编码表，编码器通过查表的方法输出哈夫曼编码[1];编码器动态生成哈夫曼树，通过遍历节点方式获取哈夫曼编码[2-3]。第一种方法从平均码长角度看，在很多情况下非最优;第二种方法需要生成完整的哈夫曼树，会产生大量的节点，且需遍历哈夫曼树获取哈夫曼编码，资源占用多，实现较为麻烦。本文基于软件实现[4]时，使用哈夫曼树，会提出一种适用于硬件并行实现的新数据结构——字符池，通过对字符池的频数属性比较和排序来决定各个字符节点在字符池中的归属。配置字符池的同时逐步生成
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verilog 哈夫曼编码 字符池 FPGA 201712
- 智能家居多媒体声光电同步演示系统方案-HDL建筑智能照明控制系统借助各种不同的“预设置”控制方式和控制元件，对不同时间不同环境的光照度进行精确设置和合理管理。
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HDL 智能家居
- 新手福音：概述学习FPGA的一些常见误区-很多刚开始学习FPGA的朋友们经常会遇上一些误区而无从解决，FPGA为什么是可以编程的？通过HDL语言怎么看都看不出硬件结构？...本文就这个方面进行解析。
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可编程逻辑器件 FPGA HDL FPGA教程
- 写verilog代码要有硬件的概念-因为Verilog是一种硬件描述语言，所以在写Verilog语言时，首先要有所要写的module在硬件上如何实现的概念，而不是去想编译器如何去解释这个module
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verilog FPGA
- 一个合格FPGA 工程师的基本要求-一个合格的FPGA工程师需要掌握哪些知识？这里根据自己的一些心得总结一下，其他朋友可以补充啊。
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FPGA Verilog
- 把HDL模块用NGC格式加密并在其他项目中调用-前面创新网网友Ricky Su发了篇博文《 说说FPGA中的黑盒子（BlackBox）》，学习了感觉很好用，最近在网上又找到一篇讲该方面内容的文章，感觉写的很好转发来与大家共享，文章如下
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NGC HDL
- Verilog设计中的一些避免犯错的小技巧-这是一个在设计中常犯的错误列表，这些错误常使得你的设计不可靠或速度较慢，为了提高你的设计性能和提高速度的可靠性你必须确定你的设计通过所有的这些检查。
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FPGA Verilog
- 基于verilog的FPGA编程经验总结-用了半个多月的ISE，几乎全是自学起来的，碰到了很多很多让人DT好久的小问题，百度也百不到，后来还是都解决了，为了尽量方便以后的刚学ISE的童鞋不再因为一些小问题而纠结，把这几天的经验总结了一下。好了，废话不多说，上料！
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verilog FPGA
- verilog语言实现任意分频-原文出自：分频器是指使输出信号频率为输入信号频率整数分之一的电子电路。在许多电子设备中如电子钟、频率合成器等，需要各种不同频率的信号协同工作，常用的方法是以稳定度高的晶体振荡器为主振源，通过变换得到所需要的各种频率成分，分频器是一种主要变换手段。
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verilog 分频器 电子电路
- 深入分析verilog阻塞和非阻塞赋值-学verilog 一个月了，在开发板上面写了很多代码，但是始终对一些问题理解的不够透彻，这里我们来写几个例子仿真出阻塞和非阻塞的区别
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verilog 阻塞 非阻塞
- Verilog HDL简明教程(2)-模块是Verilog 的基本描述单位，用于描述某个设计的功能或结构及其与其他模块通信的外部端口。
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Verilog HDL
- 引言 传统测量频率的方法主要有直接测量法、分频测量法、测周法等，这些方法往往只适用于测量一段频率，当被测信号的频率发生变化时，测量的精度就会下降。本文提出一种基于等精度原理的测量频率的方法，在整个频率测量过程中都能达到相同的测量精度，而与被测信号的频率变化无关。本文利用FPGA(现场可编程门阵列)的高速数据处理能力，实现对被测信号的测量计数;利用单片机的运算和控制能力，实现对频率、周期、脉冲宽度的计算及显示。 等精度测量原理等精度测量的一个最大特点是测量的实际门控时间不是一个固定值，而
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Verilog FPGA
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