本文为实现高速数据的实时远程传输处理,提出了采用FPGA直接控制DM9000A进行以太网数据收发的设计思路,实现了一种低成本、低功耗和高速率的网络传输功能,最高传输速率可达100Mbps。 DM9000A简介
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Verilog 9000A FPGA 9000
摘要:通用异步收发器UART常用于微机和外设之间的数据交换,针对UART的特点,提出了一种基于Ver4log HDL的UART设计方法。采用自顶向下的设计路线,结合状态机的描述形式,使用硬件描述语言设计UART的顶层模块及各个子
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Verilog UART HDL 模块设计
好用的Verilog串口UART程序,========================================================================== //----------------------------------------------------- // Design Name : uart // File Name : uart.v // Function : S
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程序 UART 串口 Verilog
怎样实现Verilog模拟PS2协议,PS2协议读键盘值相当简单嘛,比模拟SPI、I2C简单多了...下面介绍一下具体过程.1.明确接线关系,只需接4根线,VCC要+5V,3.3我测试过不能用,时钟和数据线要用bidir双向口线,FPGA可以不用外接上拉电阻。另外,USB键盘
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PS2 协议 模拟 Verilog 实现 怎样
之前探讨过PS/2键盘编解码以及数据传输协议,这次自己动手实现了利用FPGA接收键盘编码,然后通过串口传输到PC。做的比较简单,只是通过FPGA把大写字母A-Z转换成相应的ASCII码,只要字母按键被按下,就能在串口调试助
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程序 解码 键盘 PS2 verilog
基于Verilog的顺序状态逻辑FSM的设计与仿真, 硬件描述语言Verilog为数字系统设计人员提供了一种在广泛抽象层次上描述数字系统的方式,同时,为计算机辅助设计工具在工程设计中的应用提供了方法。该语言支持早期的行为结构设计的概念,以及其后层次化结构设计的
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FSM 设计 仿真 逻辑 状态 Verilog 顺序 基于
介绍了H.264的量化算法,并用Modelsim进行了仿真,结果与理论完全一致。分析了在FPGA开发板上的资源的消耗。由此可知,完全可以用FPGA实现H.264的量化。
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Verilog 264 AVC
基于FPGA和DDS的信号源设计,1 引言 直接数字频率合成DDS(Direct Digital Synthesizer)是基于奈奎斯特抽样定理理论和现代器件生产技术发展的一种新的频率合成技术。与第二代基于锁相环频率合成技术相比,DDS具有频率切换时间短、频率分辨率
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设计 信号源 DDS FPGA 基于 FPGA,DDS,Verilog HDL
作为一个负责FPGA 企业市场营销团队工作的人,我不得不说,由于在工艺技术方面的显著成就以及硅芯片设计领域的独创性,FPGA 正不断实现其支持片上系统设计的承诺。随着每一代新产品的推出,FPGA 在系统中具有越来来越多的功能,可作为协处理器、DSP 引擎以及通信平台等,在某些应用领域甚至还可用作完整的片上系统。
因此,在摩尔定律的作用下,FPGA 产业的门数量不断增加,性能与专门功能逐渐加强,使得 FPGA 在电子系统领域能够取代此前只有 ASIC 和 ASSP 才能发挥的作用。不过,说到底,F
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xilinx FPGA VHDL Verilog
Altium继续在其下一代电子产品设计软件Altium Designer中提供新功能,帮助电子产品设计人员站在新科技和潮流的最前沿。
Altium公司首席执行官Nick Martin表示:“我们认为,让用户等待每隔数年才更新一次版本的产业模型已经完全不符合当前的需求。”
此次最重要的新特性是基于网络的软件许可证管理和访问选项。它使电子产品设计人员能够有效地管理设计团队、工作量及项目。
Altium Designer中的其他新特性包括针对板卡级设计人员的定制FP
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Altium 电子产品设计 FPGA HDL
直接数字频率合成技术(Direct Digital Synthesize,DDS)是继直接频率合成技术和锁相式频率合成技术之后的第三代频率合成技术。它采用全数字技术,并从相位角度出发进行频率合成。随着微电子技术和数字集成电路的飞速
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Verilog HDL DDS 仿真
摘要:数字电位器由于可调精度高,更稳定,定位更准确,操作更方便,数据可长期保存和随时刷新等优点,在某些场合具有模拟电位器不可比拟的优势。论述对数字电位器ADN2850的一种方便的控制方法,通过计算机上的串口直
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串口 控制 ADN2850 数字电位器 Verilog HDL 基于
在工信部电子信息司的指导下,工业和信息化部软件与集成电路促进中心(CSIP )联合集成电路IP核标准工作组,现面向全国集成电路设计企业工程师、科研院所及高校师生,举办2009年“首届中国开源IP核标准化设计竞赛”,竞赛报名工作已于6月3日启动。报名及详情咨询可登录竞赛官方网站 http://www.ipmall.org.cn了解。据悉本次竞赛获奖者可分别获得现金1万元、5千元等奖励,针对学生参赛者有机会获得到IBM中国芯片设计中心实习的机会!
参赛者可以个人或团队(不高于
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CSIP VHDL Verilog
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