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DVB-T技术手册:DVB-T的扩展DVB-H

  • DVB系列标准最早由DVB项目组在上世纪90年代初提出,其地面广播版本DVB-T(Digital Video Broadcasting-Terrestrial) 是在90年代中期开发的,并于1997年2月获得ETSI (European Telecommunications Standards Institute ?C 欧洲电信标准委员会)的认可,成为欧洲地面数字电视广播的标准
  • 关键字: DVB-H  

我视频编码国家标准AVS与国际标准MPEG的比较

  • 本文从技术角度对MPEG-2的视频标准,MPEG-4AVC/H.264和AVS视频三个视频标准进行对比,包括技术方案,主观测食,客观测试,复杂度等四个方面。
  • 关键字: MPEG-2  MPEG-4  H.264  AVS  

H.264标准

H.264中二进制化编码器的FPGA实现

  • 在对H.264标准中二进制化部分研究和分析的基础上,提出其FPGA电路结构,采用并行结构及流水线方式设计电路。该结构经Spartan3 FPGA实现,其吞吐量为每周期1 bit,最大时钟频率为100 MHz,能够满足H.264中第3级及其以上档次实时视频编码的要求。
  • 关键字: H.264  二进制化  编码器  FPGA  

数字图像倍焦系统设计与实现综合实例之:系统硬件配置方案

  • FPGA作可编程器件,可以根据用户的需要进行现场可编程。系统可采用了JTAG模式和AS模式进行FPGA编程配置。
  • 关键字: 数字图像倍焦系统  JTAG  FPGA  EPC1441PC8  

FPGA与DSP协同处理系统设计之:典型实例-整数DCT变换的设计与实现

  • 本节旨在设计实现了视频压缩标准H.264算法中的整数DCT变换部分,帮助读者了解并行流水设计技巧在算法优化中的作用。
  • 关键字: DSP  协同处理  FPGA  整数DCT变换  H.264  

面向H.264视频编码器的SoC验证平台

  • 构建了面向H.264视频编码器的SoC验证平台,采用FPGA原型系统完成H.264编码器验证。采用Wishbone总线连接32位微处理器OR1200以及其他的必要IP核构建基本SoC平台,并在此基础上集成H.264硬件编码模块;根据H.264编码器的数据流要求,设计了逐行输入/宏块顺序输出的多端口SDRAM控制器;移植了μC/OSII实时
  • 关键字: H.264  视频编码器  SoC验证平台  

一种面向H.264视频编码器的SoC验证平台

  • 构建了面向H.264视频编码器的SoC验证平台,采用FPGA原型系统完成H.264编码器验证。采用Wishbone总线连接32位微处理器OR1200以及其他的必要IP核构建基本SoC平台,并在此基础上集成H.264硬件编码模块;根据H.264编码器的数据流要求,设计了逐行输入/宏块顺序输出的多端口SDRAM控制器;移植了μC/OSII实时
  • 关键字: H.264  视频编码  SoC验证平台  软硬件协同仿真  

用于混合信号VLSI的可扩展JTAG控制器IP核设计

  • 正电子发射断层成像系统(PET)前端读出电路是数模混合信号超大规模集成电路芯片.针对多通道高性能PET专用集成电路芯片的特点,采用JTAG控制器对该芯片进行初始控制和辅助测试.采用TSMC 0.18μmCMOS工艺设计实现了一个可扩展的JTAG控制器IP核,支持14组可扩展控制信号和16个多位寄存器扫描链的读/写操作,并配备定制的底层驱动
  • 关键字: VLSI  JTAG  PET成像系统  

基于FPGA的电梯控制器的设计与实现

  • 介绍了基于Altera公司EP1K30TC144芯片的电梯控制器设计过程,描述了该控制系统的功能。该设计采用VHDL语言进行编程,以QUARTUSⅡ软件为开发平台,对本设计进行了仿真,并使用JTAG将程序代码下载到实验板上进行了硬件验证。
  • 关键字: JTAG  电梯控制器  FPGA  

基于DSP的嵌入式导航计算机系统中CPLD器件软件更新的实现

  • 针对嵌入式导航计算机系统中CPLD器件软件更新需求,提出了通过串行方式基于DSP的CPLD软件更新方案,通过DSP的I/O口模拟CPLD的JTAG时序逻辑,将由串口接收到的CPLD配置信息文件,移入到其内部逻辑中,从而实现软件更新。分析研究了实现该方案需解决的硬件和软件中的关键问题,设计实现了提出的CPLD器件软件更新方案,并在实际的导航计算机系统中进行了验证和应用。
  • 关键字: CPLD器件软件更新  DSP  JTAG  

基于FPGA的H.264帧内预测模块设计

  • 提出一种能实时处理的H.264/AVC帧内预测硬件结构。通过对H.264/AVC各个预测模式的分析,设计了一个通用运算单元,提高了硬件资源的可重用性。采用4个并行运算单元计算预测值,对运算比较复杂的plane模式预处理,并设计模式预测器,加快了系统处理速度。硬件电路结构已通过RTL级仿真及综合,并在Altera公司的Cyclone II FPGA平台上进行了验证和测试。
  • 关键字: H.264帧内预测  视频解码器  FPGA  

基于CPLD的FPGA快速配置电路的设计

  • 介绍了采用CPLD和Flash器件对FPGA实现快速并行配置,并给出了具体的硬件电路设计和关键模块的内部编程思路。
  • 关键字: FPGA配置  JTAG  CPLD  

基于H.323 高性能MCU的设计与实现

  • 0 引 言随着计 算机的 硬件, 特别 是 CPU 主 频的不 断提 升, 基于软件的音、视频编码效率也越来越高, 因此考虑 到成本与各方面的因素, 软件 MCU 必然成为以后的主 流方向。但现
  • 关键字: H.323  OpenH323  MCU  帧缓冲映射  软交换  

JTAG仿真口电路设计

  • 连接测试组(JTAG,Joint Test Action Group)接口用于连接最小系统板和仿真器,实现仿真器对DSP的访问,JTAG接口的连接需要和仿真器上的接口一致。不论什么型号的仿真器,其JTAG接口都满足IEEE 1149.1的标准。
  • 关键字: JTAG  仿真器  EMU0  EMUI  
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