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基于Verilog HDL的SDX总线与Wishbone总线接口转化的设计与实现
- 针对机载信息采集系统可靠性、数据管理高效性以及硬件成本的需求,介绍了基于硬件描述语言Verilog HDL设计的SDX总线与Wishbo ne总线接口转化的设计与实现,并通过Modelsim进行功能仿真,在QuartusⅡ软件平台上综合,最终在Altera公司的CyclONeⅢ系列FPGA上调试。实验证明了设计的可行性。
- 关键字: SDX总线 Wishbone总线 FPGA
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