uC/OS-II总是运行进入就绪态任务中优先级最高的任务。确定哪个优先级最高，下面要由哪个任务运行了，这一工作是由任务调度函数OS_Sched (void)完成的。当前就绪任务要交出CPU控制权并进行任务切换的相关操作都调用了OS_Sched (void)函数。 如图1所示，当前运行态任务交出CPU控制权必须是以下某个函数被调用或某事件发生：OSFlagPend()、OSMboxPend()、OSMutexPend()、OSQPend()、OSSemPend()、OSTaskSuspend()、OS
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Qsys uC/OS
上个笔记提到调用任务延时函数后，系统将会进行任务切换，否则当前运行任务就会一直霸占着CPU的使用权。那么这个任务延时函数中到底有什么奥秘?调用它为什么能够让任务切换自如?这个笔记咱就要揭开uC/OS-II的一大设计精髓——任务切换。 特权同学并非软件工程或是计算机科班出身，还真没学过什么操作系统，对于CPU内部架构和工作机制的理解和认识完全靠自身的实践、摸索加一些教科书的研读。对于一些概念的阐述或许不够专业，如果有些偏差也非常欢迎大家提出来加以纠正，但是我想这些“草根”式的图文或许多少能够帮助大家快
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Qsys uC/OS-II
前面一个笔记我们已经可以轻松的使用EDS提供的HAL构建一个uC/OS-II的模板工程，在这个工程里，所有和移植有关的问题都不用我们操心，我们只要放心的去设计我们的应用程序便可。而一个最简单的uC/OS-II工程也已经呈现在我们面前，三个最基本的步骤就可以完成一个我们曾经以为多么神奇的操作系统。但是，虽然我们能够构建两个最基本的任务，但说实在话，我们还没搞懂它到底如何工作的，依葫芦画瓢没有错，若能够搞清楚它的工作机理就更好了。
先来回顾一下两个task，如下代码：
/* Prints &q
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Qsys uC/OS
uC/OS-II(又名Micro C/OS)是基于嵌入式系统的完整的，可移植、可固化、可裁剪的可剥夺型实时内核，其已经广泛应用在航空飞行器、医疗设备、工业控制等可靠性和稳定性要求较高的场合。该内核的代码也是完全开源的，如果不做商业用途，完全免费。因此对于广大的嵌入式爱好者与工程师们而言，了解OS从uC/OS-II开始不失为一个很好的选择。
之前是使用特权同学自己的SF-NIOS2开发套件进行了EDS上的uC/OS-II样板工程测试，为了当前学习笔记的持续性，这里重新就DE2-115板重新整理一个
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Qsys uCOS
前面一个笔记我们已经可以轻松的使用EDS提供的HAL构建一个uC/OS-II的模板工程，在这个工程里，所有和移植有关的问题都不用我们操心，我们只要放心的去设计我们的应用程序便可。而一个最简单的uC/OS-II工程也已经呈现在我们面前，三个最基本的步骤就可以完成一个我们曾经以为多么神奇的操作系统。但是，虽然我们能够构建两个最基本的任务，但说实在话，我们还没搞懂它到底如何工作的，依葫芦画瓢没有错，若能够搞清楚它的工作机理就更好了。
先来回顾一下两个task，如下代码：
/* Prints &q
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Qsys uC/OS-II
uC/OS-II(又名Micro C/OS)是基于嵌入式系统的完整的，可移植、可固化、可裁剪的可剥夺型实时内核，其已经广泛应用在航空飞行器、医疗设备、工业控制等可靠性和稳定性要求较高的场合。该内核的代码也是完全开源的，如果不做商业用途，完全免费。因此对于广大的嵌入式爱好者与工程师们而言，了解OS从uC/OS-II开始不失为一个很好的选择。
之前是使用特权同学自己的SF-NIOS2开发套件进行了EDS上的uC/OS-II样板工程测试，为了当前学习笔记的持续性，这里重新就DE2-115板重新整理一个
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Qsys uCOS
仿真在FPGA设计过程中举足轻重，在板级调试前若不好好花功夫做一些前期的验证和测试工作，后期肯定要不断的返工甚至推倒重来，这是FPGA设计的迭代特性所决定的。因此，在设计的前期做足了仿真测试工作，虽然不能完全避免后期问题和错误的发生，却能够大大减少后期调试和排错的工作量。
逻辑设计中需要做仿真，是因为逻辑设计大都是设计者原型开发的，不做仿真的话设计者肯定心里也没底。而用Qsys搭建的系统多是由已经成熟验证过的IP核组成的，还需要仿真否?这是个仁者见仁智者见智的问题，特权同学也无意深入其中不能自拔
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Qsys uC/OS
从Quartus II 11.0开始，喜新厌旧的Altera就不厌其烦的炒作SOPC Builder的替代者Qsys。记得去年参加他们的研讨会时就已经炒得火热，如今12.0sp2都已经release了，12以后更是完全摒弃了SOPC Buider，如果再不加紧找个理由上Qsys练练手，咱可就要OUT了。
正好近期对uC/OS非常感兴趣，苦于手上没有一款比较高端的板子用于实践。于是通过层层关系最终在Altera的大学计划经理John处讨得一套TerasIC的DE2-115，板载EP4CE115F2
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Qsys uC/OS
Altera公司 (NASDAQ: ALTR)日前宣布发布Quartus® II软件13.1版，通过大幅度优化算法以及增强并行处理，与前一版本相比，编译时间平均缩短了30%，最大达到70%，进一步扩展了在软件效能方面的业界领先优势。软件还包括最新的快速重新编译特性，适用于客户对Altera Stratix® V FPGA设计进行少量源代码改动的情形。
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Altera Quartus FPGA Qsys
在FPGA设计领域目前存在着三大主要难题：设计规模扩大、设计重用、设计验证时间太长。这三大难题严重影响着FPGA设计的效能，将减缓产品由研发到上市的时间，是亟需解决的重点问题。
2012年3月30日，“Altera亚太区采用Qsys实现系统集成研讨会•北京站”在清华大学举行，该活动重点介绍了Altera新的系统集成工具Qsys，及其如何通过Qsys提高设计效能。
简化设计过程
随着半导体技术的不断发展，由于半导体工艺的不断提升，器件的集成度也随之提升
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Altera FPGA Qsys
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