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fpga-to-asic 文章

基于FPGA的高压变频器中性点偏移技术的算法实现

  • 0 引言在高压变频器正常运行过程中,如果功率单元出现故障,一般的实现方法是将此故障功率单元旁通,同时让其它两相相应的功率单元也同时旁通,这样使
  • 关键字: 控制  FPGA  

高速手势识别系统解决方案

  • 1设计摘要目前,研究自然化的人机交互是当今计算机科学技术领域的主要研究热点之一,手势输入作为一种自然、丰富、直接的交互手段在人机交互技术中占有
  • 关键字: 计算机  FPGA  

FPGA/EPLD的自上而下(Top-Down)设计方法解析

  • FPGA/EPLD的自上而下(Top-Down)设计方法:传统的设计手段是采用原理图输入的方式进行的,通过调用FPGA/EPLD厂商所提供的相应物理元件库,在电路原理图
  • 关键字: FPGA  EPLD  自上而下  

利用FPGA实现的一种机载高清视频处理模块

  • 现代飞机座舱显示技术的发展日新月异,需要显示各种传感器信息的数据已经达到海量规模。飞行员在不同飞行时段获得的信息也越来越多,为了使飞行员能够
  • 关键字: 视频  FPGA  

“FPGA+CPU” 并行处理大行其道

  • 深亚微米时代,传统材料、结构乃至工艺都在趋于极限状态,摩尔定律也已有些捉襟见肘。而步入深亚纳米时代,晶体管的尺寸就将接近单个原子,无法再往下
  • 关键字: FPGA  CPU  嵌入式  并行处理  

基于FPGA消除噪声干扰方法详解

  • 许多高速数据采集应用,如激光雷达或光纤测试等,都需要从嘈杂的环境中采集小的重复信号,因此对于数据采集系统的设计来说,最大的挑战就是如何最大限
  • 关键字: 噪声  FPGA  信号平均  

高云半导体公司发布基于晨熙家族FPGA的RISC-V微处理器 早期使用者计划

  •   中国广州,2018年8月16日,国内领先的可编程逻辑器件供应商——广东高云半导体科技股份有限公司(如下简称“高云半导体”),今日宣布发布基于高云半导体FPGA的RISC-V微处理器早期使用者计划,该计划是基于晨熙家族 GW2A 系列FPGA芯片的包括系统级参考设计的FPGA编程BIT文件、GW2A开发板等的完整解决方案,其中系统级参考设计包括RISC-V MCU内核、AHB & APB总线、存储器控制单元及若干外设。  RISC-V作为指令集体系结构(ISA)的开放规范,RISC-V ISA设
  • 关键字: 高云  FPGA  RISC-V  

值得一看!高手分享FPGA设计中的一些经验

  • 这里我谈谈我的一些经验和大家分享,希望能对 IC 设计的新手有一定的帮助,能使得他们能少走一些弯路!在 IC 工业中有许多不同的领域, IC 设计者的特征
  • 关键字: FPGA  IC设计  经验  

微控制器配对FPGA来提高系统效率

  • FPGA已经变得如此成本效益的,它们越来越多地与微控制器配合使用,以提高整个系统的效率。使用包括添加额外的功能在电路板空间最小,增加功率高效处理
  • 关键字: FPGA  微控制器  

基于FPGA实现的音频接口转换电路

  • I2S总线是一种用于音频设备间传输数据的串行总线标准,该总线采用独立的时钟线与数据线,避免了时差诱发的失真。随着多媒体的广泛应用,该总线已被应用
  • 关键字: FPGA  接口转换  PCI  

结合FPGA与结构化ASIC进行设计

  • 由于结构化ASIC具有单位成本低、功耗低、性能高和转换快(fast turnaound)等特点,越来越多的先进系统设计工程师正在考虑予以采用。在结构化ASIC中,像
  • 关键字: FPGA  

【详解】FPGA:机器深度学习的未来?

  • 最近几年数据量和可访问性的迅速增长,使得人工智能的算法设计理念发生了转变。人工建立算法的做法被计算机从大量数据中自动习得可组合系统的能力所取
  • 关键字: FPGA  

FPGA击败GPU和GPP,成为深度学习的未来?

  • 最近几年,深度学习成为计算机视觉、语音识别、自然语言处理等关键领域中所最常使用的技术,被业界大为关注。然而,深度学习模型需要极为大量的数据和
  • 关键字: FPGA  GPU  GPP  深度学习  

云中的机器学习:FPGA 上的深度神经网络

  • 凭借出色的性能和功耗指标,赛灵思 FPGA 成为设计人员构建卷积神经网络的首选 XE XE XE XE 。新的软件工具可简化实现工作。人工智能正在经
  • 关键字: FPGA  

FPGA时序约束方法汇总,从易到难的都有

  •   从最近一段时间工作和学习的成果中,我总结了如下几种进行时序约束的方法。按照从易到难的顺序排列如下:  1. 核心频率约束  这是最基本的,所以标号为0。  2. 核心频率约束+时序例外约束  时序例外约束包括FalsePath、MulticyclePath、MaxDelay、MinDelay。但这还不是最完整的时序约束。如果仅有这些约束的话,说明设计者的思路还局限在FPGA芯片内部。  3. 核心频率约束+时序例外约束+I/O约束  I/O约束包括引脚分配位置、空闲引脚驱动方式、外部走线延时(Inpu
  • 关键字: FPGA  时序约束  
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fpga-to-asic介绍

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