据台湾媒体报道，台积电将于本周在台湾南部科学工业园区(STSP)开工建设新的5nm工厂，并将于2020年启动3nm工厂，而新工艺的快速演进将大大巩固台积电一号代工厂的地位。
台积电董事长张忠谋会出席奠基仪式，这也将是他在今年6月份退休之前，最后一次参加这类活动。
目前，台积电正在积极准备量产7nm，预计第二季度即可实现、第四季度火力全开。
更关键的是，台积电已经垄断了7nm代工市场，收获了100%的订单，包括高通骁龙855、苹果A12等重磅大单，彻底击败三星。
根据路线图，台积
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台积电 5nm
5nm以下的工艺尺寸缩减逻辑;DRAM、3DNAND和新型存储器的未来;太多可能解决方案带来的高成本。
近日，外媒SE组织了一些专家讨论工艺尺寸如何继续下探、新材料和新工艺的引入带来哪些变化和影响，专家团成员有LamResearch的首席技术官RickGottscho、GlobalFoundries先进模块工程副总裁MarkDougherty、KLA-Tencor的技术合伙人DavidShortt、ASML计算光刻产品副总裁GaryZhang和NovaMeasuringInstruments的首
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5nm DRAM
一时之间，仿佛EUV成为了衡量中国半导体设备产业发展水平的标杆，没有EUV就无法实现半导体强国之梦？
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EUV 5nm
根据比利时研究机构Imec指出，设计人员可以选择采用2D非等向性(颗粒状速度更快)材料(如黑磷单层)，让摩尔定律(Moore‘s Law)扩展到超越5纳米(nm)节点。Imec研究人员在Semicon West期间举办的年度Imec技术论坛(Imec Technology Forum)发表其最新研究成果。
Imec展示的研究计划专注于实现高性能逻辑应用的场效电晶体(FET)，作为其Core CMOS计划的一部份。Imec及其合作伙伴分别在材料、元件与电路层级实现协同最佳化，证实了在传
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Imec 5nm
Imec 开发下一代 5nm 2D 通道 FET 架构，证实采用 2D 非等向性材料可让摩尔定律延续到超越 5nm 节点…
根据比利时研究机构Imec指出，设计人员可以选择采用2D非等向性(颗粒状速度更快)材料(如黑磷单层)，让摩尔定律(Moore's Law)扩展到超越5纳米(nm)节点。Imec研究人员在Semicon West期间举办的年度Imec技术论坛(Imec Technology Forum)发表其最新研究成果。
Imec开发的下一代5nm 2D通道
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摩尔定律 5nm
上周，Nvidia CEO黄仁勋在台北电脑展上表示摩尔定律已死(黄仁勋说摩尔定律已死，Nvidia要用人工智能应对)，不过IBM和三星有不同意见。
雷锋网消息，日前，IBM联合三星宣布了一项名为nanosheets的晶体管制造技术。该技术抛弃了标准的 FinFET 架构，采用全新的四层堆叠纳米材料。这项技术为研发5nm芯片奠定了基础。IBM表示，借助该项技术，芯片制造商可以在指甲盖大小的芯片面积里，塞下将近300亿个晶体管。要知道，高通不久前发布的采用10nm工艺的旗舰芯片骁龙835，也才不过集
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IBM 5nm
据外媒报道，三星联合 IBM 日前宣布了一项名为 nanosheets 的技术。得益于该技术，芯片制造商能够将更多的晶体管容纳到更小的芯片组里，他们宣称在 5nm 芯片可以实现在指甲盖大小中集成 300 亿颗晶体管，而当前 10nm 的骁龙 835 仅仅集成的晶体管数量约为 30 亿。
IBM 称，同样封装面积晶体管数量的增大有非常多的好处，比如降低成本、提高性能，而且非常重要的一点是，5nm 加持下，现有设备如手机的电池寿命将提高 2 至 3 倍。早在 2015 年，IBM 就携手 Glo
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IBM 5nm
晶圆代工龙头台积电年度股东常会将于6月8日登场，并于今(24)日上传致股东报告书，当中揭露先进制程技术最新进展，其中，7纳米已在今年4月开始试产，预期良率改善将相当快速，5纳米则维持原先计划，预计2019年上半年试产。
台积电董事长张忠谋指出，去年间与主要客户及硅智财供应商携手合作完成7纳米技术硅智财设计，并开始进行硅晶验证，按照计划在今年4月试产。
5纳米部分，张忠谋表示，规划使用极紫外光(EUV)微影技术，以降低制程复杂度，制程技术预计2019年上半年试产。
10纳米部分则是已在
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台积电 5nm
回顾台媒的这些宣传，只是让大家对台媒在宣传中国台湾的高科技企业的先进技术研发进展时，要进行思考，而不是完全相信，先进技术研发需要大量人力物力，并非一朝一夕可以取得领先优势。
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台积电 5nm
台积电物联网业务开发处资深处长王耀东表示，未来台积电成长动能来自于高阶智慧型手机、高效运算晶片、物联网及车用电子。而台积电在10奈米技术开发如预期，今年底可以进入量产，第一个采用10奈米产品已达到满意良率，目前已经有三个客户产品完成设计定案，预期今年底前还有更多客户会完成设计定案，该产品在明年第1季开始贡献营收，且在2017年快速提升量产。
7奈米部分，台积电该部分进度优异，7奈米在PPA及进展时程均领先竞争对手，两个应用平台高阶智慧型手机及高效运算晶片客户都积极采用台积电7奈米先进制程技术，且
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台积电 5nm
由IEEEElectronDeviceSociety主办的半导体互连(布线)技术相关国际会议“IEEEInternationalInterconnectTechnologyConference(IITC)2016”于5月23～26日在美国圣荷西举办。这是该会议时隔两年再次回到美国，共有超过230人参加，展开了积极的讨论。
IITC2016的论文数量为一般口头演讲(包括主题演讲)45件，展板发表33件。一般演讲按领域划分，涵盖硅化物的“MUP(Materials
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5nm 布线技
The Motley Fool谈论了英特尔计划推出的三个10nm节点架构，而不是此前预期的两种：“管理层向投资者表示，他们正试图回到2年/低于10nm的节奏(此话或意味着2年内从10nm转到7nm)。不过根据刚从熟知英特尔计划的消息人士那获得的信息，该公司正致力于三款、而不是两款10nm节点架构”。
此前有消息称，Kaby Lake会停留在当前的14nm节点，并打乱英特尔每2年一升级的制造技术步伐。该公司首款10nm处理器架构被称作“Cannonlake&rd
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英特尔 5nm
先前证实采用10nm制程技术的“Cannonlake”将延后至2017年下半年间推出消息后，相关消息具体透露Intel计画将以10nm制程打造代 号“Icelake”与“Tigerlake”处理器系列，分别将于2018年与2019年揭晓，同时预计在2020年时进入5nm制程发展，但目前暂时 尚未透露预计推行处理器代号名称。
根 据overclock3d.net网站取得资料显示，Intel将以10nm制程技术打造代号&ldqu
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Intel 5nm
芯片制造工艺的提高有助于降低功耗并提升性能，目前三星和台积电均已经可以以14nm/16nm工艺制造芯片，而据报道，台积电正计划最早在2020上半年推出5nm工艺制造技术。此外，7nm工艺的芯片也有望在2018年早些时候量产。如果他们的进度靠谱，就意味着2年间的芯片尺寸缩减会达到50%。
开发7nm以下芯片的制造过程是相当棘手的，但台积电将答案寄托在了极紫外光刻(UAV)技术上。该公司称，他们已经在这方面取得了“重大进展”，并预计延伸至5nm技术
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台积电 5nm
台积电与英特尔、三星的先进制程竞赛依旧打得火热，10纳米以下制程成为半导体三雄间的竞逐场，三星虽于11月中抢先发表10纳米FinFET制程生产的SRAM(静态随机存取存储器)，看似抢先台积电与三星，不过，台积电3日透露，早已成功以7纳米制程产出SRAM，而且预告5纳米也要来了! 台积电于3日举办第十五届供应链管理论坛，台积电总经理暨共同执行长刘德音表示，库存调整已近尾声，2016有望恢复成长，台积明年将比今年更好，与先前自家董事长张忠谋的说法一致，刘德音对台积电先进制程进度也透露更多的讯息。 在1
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