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设计模拟 文章

Verilog HDL 设计模拟

  • Verilog HDL 不仅提供描述设计的能力,而且提供对激励、控制、存储响应和设计验证的建模能力。激励和控制可用初始化语句产生。验证运行过程中的响应可以作为 “ 变化时保存 ” 或作为选通的数据存储。最后,设计验证可以通过在初始化语句中写入相应的语句自动与期望的响应值比较完成。
  • 关键字: Verilog  HDL  设计模拟  
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