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捕获时间 文章 进入捕获时间技术社区

基于FPGA的高速数字锁相环的设计与实现

  • 摘    要:本文提出了一种利用边沿触发鉴相缩短锁相环捕获时间的方案,并详细介绍了该方案基于FPGA的实现方法。通过对所设计的锁相环进行计算机仿真和硬件测试,表明该方案确实可以提高锁相环的捕获性能。关键词:数字锁相环(DPLL);捕获时间;FPGA;VHDL引言捕获时间是锁相环的一个重要参数,指的是锁相环从起始状态到达锁定状态所需时间。在一些系统中,如跳频通信系统,由于系统工作频率不断地发生快速变化(每秒几百次到几千次,甚至高达上万次),要求锁相环能够对信号相位快速捕获。因此
  • 关键字: FPGA  VHDL  捕获时间  数字锁相环(DPLL)  
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