首页  资讯  商机   下载  拆解   高校  招聘   杂志  会展  EETV  百科   问答  电路图  工程师手册   Datasheet  100例   活动中心  E周刊阅读   样片申请
EEPW首页 >> 主题列表 >> 并行优化

并行优化 文章 进入并行优化技术社区

Cadence Certus新品亮相!助力全芯片并行优化和签核速度提高10倍

  • 内容提要:●   为客户提供业内首个具有大规模并行和分布式架构的完全自动化环境;●   支持无限容量的设计优化和签核,周转时间缩短至一夜,同时大幅降低设计功耗;●   支持云的解决方案,推动新兴设计领域的发展,包括超大规模计算、5G 通信、移动、汽车和网络。楷登电子(美国 Cadence 公司)近日宣布推出新的 Cadence® Certus™ Closure Solution,以应对不断增长的芯片级设计尺寸和复杂性挑战。Ca
  • 关键字: Cadence  并行优化  签核速度  
共1条 1/1 1

并行优化介绍

您好,目前还没有人创建词条并行优化!
欢迎您创建该词条,阐述对并行优化的理解,并与今后在此搜索并行优化的朋友们分享。    创建词条

热门主题

树莓派    linux   
关于我们 - 广告服务 - 企业会员服务 - 网站地图 - 联系我们 - 征稿 - 友情链接 - 手机EEPW
Copyright ©2000-2015 ELECTRONIC ENGINEERING & PRODUCT WORLD. All rights reserved.
《电子产品世界》杂志社 版权所有 北京东晓国际技术信息咨询有限公司
备案 京ICP备12027778号-2 北京市公安局备案:1101082052    京公网安备11010802012473