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刷新时序 文章

基于CPLD的SDRAM控制器的设计

  • SDRAM的读写逻辑复杂,最高时钟频率达100 MHz以上,普通单片机无法实现复杂的SDRAM控制操作,复杂可编程逻辑器件CPLD具有编程方便,集成度高,速度快,价格低等优点。因此选用CPLD设计SDRAM接口控制模块,简化主机对SDRAM的读写控制。通过设计基于CPLD的SDRAM控制器接口,可以在STM系列、ARM系列、STC系列等单片机和DSP等微处理器的外部连接SDRAM,增加系统的存储空间。
  • 关键字: 刷新时序  CPLD  SDRAM  
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刷新时序介绍

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