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分频器 文章 进入分频器技术社区

10~37 GHz CMOS四分频器的设计

  • 1 引言
    随着通信技术的迅猛发展,人们对通信系统中单元电路的研究也越来越多。而分频器广泛应用于光纤通信和射频通信系统中,因此,高速分频器的研究也日益受到关注。分频器按实现方式可分为模拟和数字两种。模
  • 关键字: 设计  四分  CMOS  GHz  光纤通信系统  CMOS工艺  动态负载锁存器  分频器  

基于CPLD/FPGA的多功能分频器的设计与实现

  • 引言 分频器在CPLD/FPGA设计中使用频率比较高,尽管目前大部分设计中采用芯片厂家集成的锁相环资源 ,但是对于要求奇数倍分频(如3、5等)、小数倍(如2.5、3.5等)分频、占空比50%的应用场合却往往不能满足要求。
  • 关键字: CPLD  FPGA  多功能  分频器    

利用高性能模拟器件简化便携式医疗设备设计

  •   目前,医疗电器 OEM厂商正在开发技术含量更高的、用于治疗和监控常见疾病的个人保健设备。这些产品价格合理,极大提高了医疗保健质量。MCU在家用血压计、肺活量计、脉搏血氧计及心率监测器等便携式医疗设备中起着重要作用。大多数此类产品中的实际生理信号是模拟信号,在测量、监控或显示前需要进行放大、过滤等处理。   将高性能模拟外设嵌入超低功耗 MCU 中,不仅可以实现便携式医疗电子设备的片上系统化,而且还可延长电池使用寿命。本文将介绍简化便携式电池供电医疗设备的模拟前端设计的多种方法,如将运算放大器、ADC
  • 关键字: 分频器  信号调理  数据采集器   

基于DDS的数字PLL

  •   多年以来,作为业界主流产品的模拟PLL已被熟知,模拟PLL性能稳定,可为频率合成和抖动消除提供低成本的解决方案,工作频率高达8GHz及以上。然而新兴的基于直接数字频率合成(DDS)的数字PLL在某些应用中极具竞争力。本文比较了模拟PLL和基于DDS的数字PLL之间的差异,以及如何利用这些差异来指导设计人员选择最佳的解决方案。   数字PLL利用数字逻辑实现传统的PLL模块。虽然实现数字PLL的方法有很多,但本文只介绍基于DDS的数字PLL架构。     图1 典型的模拟PLL结构框图
  • 关键字: PLL  DDS  分频器  鉴相器  DAC  VCO  

基于FPGA的锁相环位同步提取电路设计

  •   概述   同步是通信系统中一个重要的问题。在数字通信中,除了获取相干载波的载波同步外,位同步的提取是更为重要的一个环节。因为只有确定了每一个码元的起始时刻,才能对数字信息作出正确的判决。利用全数字锁相环可直接从接收到的单极性不归零码中提取位同步信号。   一般的位同步电路大多采用标准逻辑器件按传统数字系统设计方法构成,具有功耗大,可靠性低的缺点。用FPGA设计电路具有很高的灵活性和可靠性,可以提高集成度和设计速度,增强系统的整体性能。本文给出了一种基于fpga的数字锁相环位同步提取电路。   数
  • 关键字: FPGA 锁相环 分频器  

5.8GHz DSRC微波频率源的设计

  • 摘    要:本文提出了一种5.8GHz微波频率源的设计方法,较为详尽地分析了该系统各组成部分的性能及参数,并对系统参数做了总结。关键词:相位噪声;分频器;LPF 本文设计的5.8GHz微波频率源主要应用于专用短程通信系统(Dedicated Short Range Communication,简称DSRC),未来DSRC的标准也倾向于使用基于5.8GHz的微波通信。如图1所示,专用短程通信系统采用的是无线通信技术。根据实际DSRC系统设计的方案,本文所设计的5.8GHz微
  • 关键字: LPF  分频器  相位噪声  

基于CPLD/FPGA的半整数分频器的设计

  • 简要介绍了CPLD/FPGA器件的特点和应用范围,并以分频比为2.5的半整数分频器的设计为例,介绍了在MAX+plus II开发软件下,利用VHDL硬件描述语言以及原理图的输入方式来设计数字逻辑电路的过程和方法。
  • 关键字: CPLD  FPGA  整数  分频器    
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分频器介绍

分频器定义   分频器是音箱内的一种电路装置,用以将输入的音乐信号分离成高音、中音、低音等不同部分,然后分别送入相应的高、中、低音喇叭单元中重放。   分频器是指将不同频段的声音信号区分开来,分别给于放大,然后送到相应频段的扬声器中再进行重放。在高质量声音重放时,需要进行电子分频处理。 分频器作用   分频器是音箱中的“大脑”,对音质的好坏至关重要。功放输出的音乐讯号必须经过分频器 [ 查看详细 ]

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