实现更高信号处理性能的高级技术

高速系统的频率合成和时钟产生 　　2013年10月15日 10：00

频率合成和时钟产生现已成为高速数据采集和RF设计中的关键因素。研讨会将讨论频率合成器的主要类型——锁相环(PLL)和直接数字频率合成器(DDS)——以及每一种类型所适合的应用。还将详细讨论频率合成器设计的各个方面。时钟分配和转换等其他应用也会涉及，并说明欠佳时钟导致的一些问题。研讨会将给出一些欠佳时钟设计的例子，以及正确设计可得到的结果。

相关演示：用于选择、设计、分析频率合成和时钟器件的仿真工具

演讲人：秦宇 亚洲技术支持中心应用工程师
毕业于北京邮电大学， 硕士学位。2010年加入ADI，专注于射频及高速产品的应用。