可调高效多通道高性能分集接收机

　　利用 TI 的新型 ADC(ADS5282)，许多这些问题便可迎刃而解。在每个通道 75mW、9×9mm封装中，低功耗选项仅占用 81mm2，也即4个双通道 ADC 板级空间的1/4。更为重要的是，利用串行LVDS数据接口后，每个 ADC 通道只需一个 LVDS 对。增加一个 LVDS 帧和位时钟并利用 20 条物理线路(10 个LVDS 对)便可以在 FPGA 中对8个 ADC 的数据进行处理，并占用最少的板级空间。

　　1/f 噪声出现在基带上，其常见于针对 CMOS 低功耗而设计的 ADC 中。这就限制了基带上(即 ZIF 架构要使用 ADC 的地方)的有效 SNR。ADC 具有一个抑制基带 1/f 噪声的可选模式(请参见图 2)。

图2 请注意，一旦该模式被激活 1/f 噪声（基带附近）便被转换为奈奎斯特，并且两种情况下均可看到 0~1 MHz 的SNR

　　根据奈奎斯特 (32.5MHz) 测得 65MSPS 下 ADS5282 的 SNR 为 70.4dBFS。如果假设噪声底限较奈奎斯特扁平，那么 0-1MHz 频带中的噪声功率则为 85.5dBFS，这主要是由于 15.1dB 的处理增益：10log10 (32.5M/1M)。利用能够过滤高达 1MHz 的信号和噪声的理想滤波器，85.5dBFS 就为数字滤波器输出的预期 SNR。但是，1MHz 频带中测得的SNR为81.9dBFS，因为基带上存在 1/f 噪声。一旦噪声抑制模式被激活，该频带中测得的SNR便提高到 86.1dBFS。1MHz 带宽中测量值(86.1dBFS)超出预期值(70.4+15.1=85.5dBFS)的这一事实具有误导性，因为它是由一个标准奈奎斯特SNR(70.4dBFS)计算得到的，而该奈奎斯特SNR包括了高阶谐波(第9阶以上)，其被当作了噪声。这表明，真正的奈奎斯特 SNR(所有谐波除外)实际上高于 0.6dB，或为 71dBFS。

　　该 ADC 还在每条通道内提供了两倍抽取功能，以消除移频1/f噪声(仍然出现在 Fclk/2 附近)，通过处理增益改善带内SNR，并且降低高速串行 LVDS 数据速率。所用数字滤波器保持少量的抽头，以达到节能的目的。这样，使用抽取滤波器时处理增益约为 2dB。通过使用抽取功能来降低 LVDS 速率后，可考虑使用更低成本的 FPGA 选项，同时在 ADC 和 FPGA 之间拥有更为轻松的时间预算。