基于ADSP-TS201S的图像采集处理系统(05-100)

　　摄像机的数字视频信号为14对差分信号，经FPGA将差分信号转换为单端信号，并锁存数据。每个象素14位，每帧320×240。

　　FPGA采用ALTERA公司的CYCLONE系列EP1C3T144C-6，配置芯片采用EPC2LC20。EP1C3T144C-6具有将差分信号转单端信号的专用I/O口。锁存在FPGA的数字，模拟两路视频信号根据工作模式选择输出到DSP1数据总线上，由DSP1读入处理，数据速率与模拟视频的采样速率，数字视频的数据速率相同。工作模式选择，开关控制通过PIC9054引入到FPGA。

　　·DSP处理器模块

　　DSP处理器阵列模块主要由4片高速高性能的DSP处理芯片ADSP-TS201S组成多DSP处理器系统，ADSP-TS201S性能如下：

　　基本性能指标如下：

　　600MHz运行速度时，内核指令周期1.67ns

　　24M bits片上DRAM，分为6个4M bits块(128K words X 32 bits)

　　片内双运算模块，每个都包含一个ALU、一个乘法器、一个移位器和一个寄存器组

　　双整数ALU提供数据寻址和指针操作功能

　　片内提供14通道DMA、外部口、4个链路口、SDRAM控制器、可编程标志引脚、2个定时器

　　片上仲裁系统可实现8个TigerSHARC DSP的无缝连接

　　内部3条互相独立的128位总线

　　外部数据总线64位，地址总线32位

　　每秒48亿次40位宽的MAC运算或每秒12亿次80位宽的MAC运算;1024点复数FFT(基2)时间15.7us

　　外部端口 1G字节每秒;链路口(每个)1G字节每秒

　　DSP处理器阵列模块中DSP1是用来整理所收集到的视频信号，并进行相应的预处理后，将数据分发送到后面的DSP，进行进一步的处理。

　　DSP1并行口应接FPGA输出的视频数据，还要接FLASH，完成DSP加载。DSP1的IRQ0,IRQ1分别作视频输入的帧中断和行中断，接到FPGA。其连接电路如下图3所示。

　　FLASH选用AMD公司的AM29LV017D，为2M x 8-Bit的存储器，可通过DSP1对FLASH编程，要保证在FLASH读写时，FPGA的数据输出总线D0～D13为高阻，反之，在数据通道运行时，也应使FLASH输出为高阻，故用BMS来选片FLASH。

 

　　图3 DSP1与FPGA,FLASH 连接图