基于PCI总线数字信号处理机的硬件设计(05-100)

　　可直接接运放AD8033输出，其中AD8033是低功耗、高精度的运放，这里接成跟随器模式。转换时钟由CPLD给出(R/C)信号，CPLD转接DSP1的TMR0E，并倒相后形成R/C信号，这样，数据采集的周期由DSP的定时器控制，可以实现周期可调的。又将AD976AARS的BUSY信号引入到CPLD，用于锁存A/D转换数据。运放与A/D的电路结构如图2：

 

　　系统采用1片CPLD(EMP3256)作A/D转换输入数据锁存、产生DSP所需的复位信号等。同时，CPLD还要完成PCI桥的一些控制信号的生成、转接。实际上也就是作为PCI局部总线的仲裁器，它对PCI接口芯片和DSP提出的占用局部总线的请求进行仲裁，协调它们之间的逻辑关系，使局部总线上的操作顺利进行。系统还采用了两片16K×16位的双口RAMIDT70V261来构成DSP信号处理机与PCI的接口，其中RAM1作数据输入，RAM2作数据输出。

　　PCI桥采用PCI9054完成，PCI9054是PLXTechnology公司的较新产品，是一低成本，低功耗，功能较强的PCI桥芯片，可以连接PC机的PCI总线和局部总线，是先进的PCII/O加速器，采用了先进的PLX数据流水线结构技术，是32位、33MHz的PCI总线主I/O加速器;符合PCI本地总线规范2.2版，有M、C、J三种模式;针对不同的处理器及局总线特性可选，尽量减少中间逻辑;具有可选的串行E2PROM接口，本地总线时钟可和PCI时钟异步。PC9054内部有6种可编程的FIFO，以实现零等待突发传输及本地总线和PCI总线之间的异步操作;支持主模式、从模式、DMA传输方式，因其强大的功能可应用于适配卡和嵌入式系统中。但由于DSP没有提供直接与PCI9054接口的引脚，故采用双口RAM作数据缓冲，其优点是不必改造PCI产生信号以适应DSP的要求。时序配置上较为容易。同时，分开设置的输出输入通道，也方便了用户的应用。

　　DSP1与EPROM,双口RAM，及CPLD连接如图3：