Cadence推出C-to-Silicon Compiler

　　加州圣荷塞，2008年7月15日——全球电子设计创新领先企业Cadence设计系统公司（纳斯达克: CDNS），今天宣布推出Cadence® C-to-Silicon Compiler，这是一种高阶综合产品，能够让设计师在创建和复用系统级芯片IP的过程中，将生产力提高10倍。C-to-Silicon Compiler中的创新技术成为沟通系统级模型之间的桥梁，它们通常是用C/C++ 和SystemC写成的，而寄存器传输级（RTL）模型通常被用于检验、实现和集成SoC。这种重要的新功能对于开发新型SoC和系统级IP，用于消费电子、无线和有线网络市场的公司尤其可贵。

　　“今年初，Cadence勾画出它扩张到系统级相关领域的战略，这是我们一个叫做的‘Sydney’重要内部联盟倡议的一部分，”Cadence产品与技术部执行副总裁Jim Miller说，“C-to-Silicon Compiler是我们提供的第一款新产品，这是我们全盘愿景的一部分，让客户可以减少系统规格与设计实现之间的反复，并为IP创建与复用提高设计师的生产力,这些在消费电子、无线和有线网络市场是特别重要的。”

　　C-to-Silicon Compiler让工程师可以在更高的提取级别上工作，并且帮助硬件微架构的分析自动进行。设计师的生产力大大提高，因为该技术可以自动转化和优化从C/C++和SystemC到可综合的Verilog® RTL (包含断言)所描述的提取行为，进行实现、验证和SoC集成。

　　C-to-Silicon Compiler有两个非常与众不同的性能: 嵌入式逻辑综合, 使用 Cadence Encounter® RTL Compiler 全局综合确保高精确性和高质量的执行结果用于混合控制和数据分支的设计.; 以及一个 behavior-structure-timing 数据库提供可以实现真实的增量综合, 例如, 只重新综合设计更改的部分, 而其余的部分不动. 最后, 是支持验证, C-to-Silicon Compiler生成RTL的快速时序精准的硬件模型, 使用Incisive®硬件模拟和 Palladium®/Xtreme® 仿真加速产品进行快速映射到RTL验证.

　　The C-to-Silicon Compiler 技术由大量来自客户的投入开发而成,例如Hitachi 和Renesas, 他们正在进行从系统级IP开始的IC产品开发.. 

　　“从早期阶段，Renesas就已经评估了C-to-Silicon Compiler，并在其开发过程中为Cadence提供了广泛的指导，”瑞萨技术公司LSI产品技术部设计技术部门总经理Hisaharu Miwa说，“我们已经发现，C-to-Silicon Compiler在现有RTL基础设计流程之上大大改良，我们最近已经将其应用于很多新IP设计中，让Renesas的工程师获得卓越的生产力。”

　　“Hitachi同Cadence合作进行C-to-Silicon Compiler开发已经两年多了, 我们对结果非常满意,” Hitachi硬件 MONOZUKURI部门-MONOZUKURI Innovation Operation设计平台中心经理Teruhisa Shimizu说,  “我们正在规划将C-to-Silicon Compiler 用于几个产品的设计中. 这一机器自动生成的RTL相当于或者更优于人工生成的RTL,但是只需花费更少的精力. 我们期望这一新的技术将充分地提升生产力并在Hitachi 开发新的系统设计中提升品质..” 
 
　　“半导体供应商与嵌入式系统制造商面临巨大压力，要大大缩短开发周期，并提高工程效率。新设计的复杂性，以及在工程阶段早期检验硬件和软件的需要，正在驱动客户和供应商对能够描述更高提取层上硬件的技术提供支持，而这也恰好符合RTL设计与验证流程，” Venture 
Development Corporation嵌入式软件部高级分析师兼程序经理Matt Volckmann说，“。这次宣布推出C-to-Silicon 编译器，Cadence有了更好的市场定位，利用其在系统验证方面的领先地位，拓展到系统设计领域。”