嵌入式逻辑分析仪在FPGA时序匹配设计中的应用(07-100)

　　图3为位面分离模块在Quartus II软件中生成的引脚图。其中RGBdin[23..0]为输入的颜色数据(R、G、B三种颜色各八位)，clkin156为输入数据时钟，clk_after85pc为延时后的使能信号，rst_bit_regroup为移位寄存器的复位信号，rst_mux为颜色位选择器的复位信号，rgb_regroup_output[23..0]是经过数据重组后输出的数据。

　　“位面分离模块”实现“分场存储”功能，即将每个颜色的8比特数据(以256级灰度为例)按灰度级分类，分别存入存储器的8个数据段中。位平面的分离需要时间，将带来系统延时。图4为利用Signal Tap II采集的输入数据RGBdin[23..16]和输出数据rgb_regroup_output[23..16]的波形关系。其中采样时钟设置为clk38 (CRT显示器分辨率为800×600，刷新频率为60Hz，输出的点时钟为38MHz)，采样深度设置为4K bit，则Signal Tap II采集波形时占用了16×4K=64K bit个存储单元。

　　由图4 (黑色亮线)可以看出，输出数据在第9个时钟(clk38)时由FF(高阻)变成有效数据。该模块的输出数据是送到外部存储器中进行缓存的，存储器的写使能信号为输入数据的数据有效信号。由于该数据延时了9个clk38时钟，存储器的写使能控制信号也应延时9个clk38时钟生效。

　　时序匹配设计及测试波形

　　基于D触发器的延时功能，设计了如图5所示的时序匹配模块，解决了上述位面分离操作与写存储器控制信号的时序匹配问题。图5中，flag为数据的有效信号标志，高电平时数据输出有效；Clk156为点时钟38MHz的四倍频时钟，Flag_delay8和flag_delay9分别是flag延时8个clk38时钟和9个clk38时钟的新的数据有效信号标志。