FPGA到高速DRAM的接口设计(04-100)

　　信号完整性和板设计问题

　　与存储器接口设计有关另一个共同问题是要保持信号完整性。接口的宽总线宽度导致同步开关转换噪声(SSN)，SSN可能导致误码。另外，由于串扰、信号衰减、噪声等原因会使不合理的终端或板设计导致不好的信号质量。所有这些因素有害地影响系统性能和可靠性。所以，会理的板设计是建造建全存储器接口的关键。下面给出用于存储器接口的一些基本板布置指南：

　　·迹线长度匹配以避免信号间的偏移。

　　·路由DQ、DQS和CLK至少30密耳远离其他信号，以避免串扰。

　　·每2个终端电阻器用一个0.1mF电容器。

　　·提供精密的电阻器(精度1%~2%之内)。

　　·采用专门为DRAM VTT 设计的集成VTT稳压器。

　　·路由VREF至少20mm远离其他信号。

　　·在一边VREF与VSS屏蔽，在另一边VREF与VDDQ屏蔽。

　　另外，选择正确的I/O布局，采用可编程电源和引脚，减慢I/O转换率和选择正确的去耦电路可使SSN最小。对于多达81个驱动器(64个数据、8个ECC和9个选通信号)的DIMM(双列直插式存储器模件)系统的最坏情况，可以在存储器模块的开关转换状态。另外的28个信号在流水线存取中，可在同一时间在控制器中转换。

　　去耦的传统方法包括根据板的路由，在合适的地方放置电容器和在驱动器引脚加电容器的预确定关系。可惜，当今DRAM的较高开关速度使得这种典型关系变得很少有用。设计去耦系统的关键限制因素通常不只是电容量，也包括电容器引线的电感量和连接电容器到电源和地平板的通路。VTT电压去耦应该做得非常靠近母板的并联工作。另外，去耦电容器应该连接在VTT和地之间。

　　严格的遵照存储器和FPGA供应商提供的板设计指南是重要的。为了保证存储器接口设计第一次就成功，必须在系统级执行信号完整性分析。信号完整性分析所用的可选工具是HSPICE，SPECCTRA Quest，XTK和Hyper Lynx。另一建议是设计人员把设计用于系统前用示范平台来验证设计。实现第一次设计成功的关键是调试阶段。FPGA供应商为存储器和FPGA接口提供示范平台和专门的设计指南。

　　定时问题

　　高速存储器接口设计可能耗费不少时间，要满足大量功能和定时要求。使时钟抖动，信道间偏移、占空比失真和系统噪声最小，在增加有效定时容限中起主要的作用。这可在所有工作条件下改善系统可靠性。另外，必需正确地实现DRAM状态机和必须小心对待DRAM的初始化和刷新。

　　设计人员需要严格地执行验证来保证设计能满足定时和功能要求。必须执行4类定时分析：写数据定时，地址和命令定时，用DQS读捕获和捕获读数据到系统时钟域的再同步。Denali公司提供用于系统级验证的DRAM运转状态模型。
为了简化存储器接口设计过程和降低设计周期时间，建议设计人员采用FPGA供应商或第三者公司提供的存储器—控制器IP核。现在的IP核包括易用的图像接口，这些IP核是参量化的，所以，设计人员可以建造适合系统要求的控制器。例如，DDR SDRAM控制器核，让设计人员定制控制器来满足专门的接口要求(包括时钟速度，数据总线宽度，芯片选择数和存储器特性)。

　　结语

　　建造商速存储器接口是一个复杂的任务，设计人员在设计这些接口前需要考虑几个因素。应该进行详细的定时分析，必须进行系统级验证。良好的存储器接口支持可减轻设计复杂任务而加速设计进程。设计存储器接口所选FPGA需要详尽的了解支持FPGA的硬件特性和围绕它的支持结构。存储器IP，控制器，软件和工具支持，仿真模型和好的文件等都是存储器接口设计的关键。■