FPGA到高速DRAM的接口设计(04-100)

　　在接收DQS信号时，存储器控制器必须相移DQS信号使其与DQ信号对准。电路板引起的DQS和DQ之间的偏移，控制器中合成数据有效视窗和控制器输入寄存器中取样视窗要求决定必须延迟的DQS时间量。

　　这是DRAM控制器设计中最需要解决的问题之一。存储器接口设计人员可采用下列技术对准DQS到数据有效视窗中心：板迹线DQS延迟，片上迹线DQS延迟，片上DLL或锁相环(PLL)。

　　DQS板迹线延迟

　　这是对准DQS和相关DQ信号的传统方法。但此技术基于如下原因证明在复杂系统中存在性能障碍并且是无效的：

　　·以400Mbit/s为例，DQS相对于DQ额定延迟是1.25ns(假定DQS信号与DQ信号中心对准所需的相移是90°)。实现此延迟必须增加大约7~8英寸迹线长度到DQS线(根据50Ω特性阻抗的FR4片状微带大约160ps/in延迟)。若需要额外的信号布置，这不仅仅是复杂的板布置，而且会导致增加板成本。这对于与DIMM接口是特别确切的，由于路由每个DQS信号所需的另外长度是困难的。

　　·所需的延迟和所引起的迹线长度必须精确地预先确定。这锁定接口到专门频率，使设计人员灵活性很少。接口频率的任何变化将需要重新布置电路板。

　　·增加迹线长度也会导致DQS线上较高的损耗。因此，这会连累上升和下降时间，限制了最高可达到的频率。
片上迟迟元件

　　此方法是用串联连接的延迟元件实现预先确定的延迟。延迟和实现延迟所需的相应延迟元件数必须根据工作频率和每个频率合适的元件数进行计算。设计人员可以用不同的设计技术，采用粗和细延迟结合起来进一步精确调节到所希望的值。然而，延迟元件对工艺、电压、温度(PVT)参量是固有敏感的，可高达±40%。这些延迟变量降低了控制器的有效取样视窗，并不能用频率标定。因此，这种方法的局限性使它仅在较低频率(133MHz以下频率)是有用的。

　　片上DLL

　　为了解决上述两个实现方法的设计问题，设计人员可以采用片上DLL，把延迟引入DQS线上。用所希望接口频率的参考时钟和把所需延迟做为此时钟周期的百分比，DLL可以选择正确的延迟元件数来达到所希望的延迟。

　　例如，Altera采用这种方法在读操作期间实现90°DQS相移。这些FPGA具有片上DQS相移电路并在芯片的顶部和底部有专用DQS—DQ I/0引脚。当不与外部存储器接口时，这些引脚可用做通用I/0。

　　然而，当与外部存储器(如DDR SDRAM)接口时，这些引脚必须用于DQS。每个DQS信号都是与一组DQ信号相关。DQS:DQ比在用Stratix II FPGA时为1:4，1:8，1:16，1:18，1:32或1:36，而用Stratix FPGA 其比为1:8，1:16或1:32。

　　专门DQS引脚在路由到I/O输入寄存器前，内部连到延迟元件组。这些元件的附加延迟由DQS相移电路控制。专门DQS相移电路由DLL和控制电路组成，能够在读操作期间，在输入DQS信号上进行自动片上延迟插入。DQS相移电路用频率基准来为每个专门DQS引脚上的延迟元件产生控制信号，允许它来补偿PVT变化。此外，为使通道间的偏移最小，相移DQS信号通过平衡时间网络传输到DQ I/O元件(IOE)。