EDA迎战SoC的对策

Synopsys公司董事长兼首席执行官Aart De Geus博士是位EDA业的领军人物，他因把逻辑综合技术从理论转入成功的商业运用，而被列为20世纪最后25年中对电子业影响最大的产业领袖之一。 7月初，适逢Geus博士来华，记者有幸听到了他对SoC(系统芯片)时代EDA业发展的看法。

答：目前虽然整个经济环境慢下来，但Synopsys一直发展良好。如今公司3200人左右，营业额达7亿美元，而实际股票市值已超过10亿美元。公司多年来的持续发展，主要归功于在研发方面投入很大，每年投入超过20%，保证了Synopsys在所专注的领域内保持了技术的领先性。

虽然Synopsys从逻辑综合开始，但现在在仿真、静态时序、IP方面、系统级设计方面也都居于领导地位。另外还有测试。

三年半年前，我们意识到需要把布局和逻辑综合、前端设计结合到一起。原因是到0.25mm，门延时和线延时基本相等。到0.18mm以下，线延时已超过门延时，导致了设计方法的根本性变革。结果以前两步走的方式(先逻辑综合，后布局布线)，现在要变成一步走的方式，叫物理综合。

这对Synopsys意味着新的领域和新的挑战。去年公司在物理综合方面做了很大的投资，发布了革命性的产品——Physical Compiler，取得了170个成功芯片（tape out）的设计；今年6月又发布了Route Compiler，主要是单元布局后布线的，这个技术给Synopsys提供了完整的从上面的逻辑综合到布局布线的完整解决方案。

问：SoC设计对传统EDA的挑战是什么？

答：一，由于芯片规模很大，所以有很多门，需要更大的容量；二，由于规模更大，需要很多层次化的设计工具，而传统的工具在这方面做得不够；三，关于IP(知识产权），包括如何设计重用、验证及解决测试问题；四，一方面规模大，所以希望工程师从RTL往上走；另一方面有硅工艺方面的问题，必须往下走，关心由于工艺细化引起的晶体管级的问题。

问：Synopsys的战略是什么？

答：Synopsys主要重视两个领域，一是提供完整的从RTL(寄存器传输级)到GDSⅡ(版图设计的一种标准）的设计的解决方案；二是提供验证的解决方案。同时做IP、设计重用、测试等相关技术领域的工具。

如果看到0.13mm或0.10mm，特别是在信号完整性分析方面会面临很大挑战。一个问题是串扰，一根线会对相邻的另一根线的时延产生串扰。Synopsys已经发布Primetime-SI，能帮助分析芯片的串扰。过去三年，Synopsys逐渐从前端为主的公司，变成RTL到GDSⅡ的完整的解决方案公司。

另一个是验证。原因芯片越大，设计芯片所花的精力越大。要考虑晶体管级、门级、RTL级到系统级的解决方案。Synopsys一方面致力于仿真器技术的提高；另一方面投资支持仿真器相关产品的研发，比如Vera产品的成功使用对仿真效率的提高有非常大的帮助。另外中国特别感兴趣的是CoCentric System Studio，因为中国很多人从事通信研究。

IP和设计重用方面，设计重用是解决SoC设计的唯一办法。因为任何一个SoC一定集成了DSP核或处理器核，如何设计、验证、测试等，如何把别人的核集成到自己的设计中，都是很大的挑战。

另一方面是测试，按照目前的趋势，将来测试晶体管的成本要比制造晶体管的成本大。解决办法是在设计中，把智能测试设计放到你的设计中来，将能够降低你的测试方面的成本开销。■