基于FPGA的DDR3多端口读写存储管理系统设计

　　直接结果缓存区存放直接输出的与背景颜色无关的像素值数据;插值结果缓存区存放需要读回对应位置的背景视频进行插值修正的像素点的数据。插值结果写到DDR3时，首先从视频存储DDR3中读出需要修正的像素点对应位置的视频像素值作为背景，然后用流水线处理实现插值修正，最后将修正结果写到图形存储DDR3中。

　　为了提高读写速度，图形中断处理器中先进行直接结果写中断处理;同时视频中断处理器中进行插值背景视频读中断处理。同时完成后再进行插值结果写中断处理。流程与图6和图7相似。

　　4帧地址控制模块设计

　　帧地址控制模块主要是将DDR3空间进行划分，同时控制帧地址的切换。为了简化设计，将存储器划分为若干块，每块存储一帧数据，在用户仲裁控制模块读写缓存区时只生成帧内地址，帧地址的切换由帧读写控制模块实现，帧内地址结合帧地址组合成对应DDR3的内部地址值。DDR3的帧地址划分如图8所示。

　　图8 DDR3帧地址划分

　　图形的读写和DVI视频的读写不涉及帧速率的转换，因此图形存储DDR3中的第0~1帧和视频存储DDR3中的第3~4帧地址控制方式相同，都是其中一帧用于将生成数据写入到DDR3中，另一帧用于读出数据叠加输出，两帧交替使用，通过乒乓操作来实现图形数据的存储与读取。

　　视频存储DDR3中，第0~2帧(又称A空间、B空间和C空间)用于PAL视频处理后输入帧及视频输出帧。由于PAL视频帧速率为25Hz，而最终输出DVI的帧速率为60Hz，因此需要实现帧速率转换。常见的帧速率转换算法[8]包括：帧复制法、帧平均法、运动补偿法等，由于机载系统对实时性要求比较高，因此选用帧复制法。

　　设置三个帧存储空间，其中一帧用于读出，一帧用于写入，还有一帧空闲，分别称作输入帧、输出帧和空闲帧。用三者的切换来实现帧速率的转换，确保输出帧相对于当前输入帧的延迟最小，即当前输出帧输出的是最新写满的帧。当写入的帧存储空间已经写满，而读存储空间还没读完，将下一帧的图像数据写到当前空闲的帧存储空间。图9为PAL输入帧和输出帧读写控制流程图。以A空间为输出帧，B空间为输入帧，C空间为空闲帧为例。若A空间读完，B空间写满，则将B空间变成输出帧并输出，将C空间变成输入帧并继续输入;若A空间还没有读完，B空间已经写满，则将下一帧数据写入到C空间，并继续从A空间输出。

　　图9 PAL输入帧和输出帧读写控制流程图