FPGA设计开发软件ISE使用技巧之：典型实例-ChipScope功能演示

　　(18)开始采样调试。

　　单击左上角的运行按扭，开始采样。捕获触发条件后，ChipScope将采集所设置存储深度的波形，如图6.74所示。

　　图6.74 采集信号的波形图

　　在波形显示窗口下可对波形进行放大

　　图6.75 组合总线数据

　　添加成功后，就可以在新生成的Bus下看到总线数据，如图6.76所示。图中DataPort为新生成的总线，设计者可以根据需要修改总线的名称。

　　图6.76 总线数据生成结果

　　通过上述步骤就完成了应用ChipScope Pro的一个完整的流程，这种流程是通过修改源代码来添加逻辑分析仪的。下面的流程可以不用修改设计代码，直接将逻辑分析仪插入到设计的网表文件中，使用方便，应用比较广泛。

　　6.8.3 基于ChipScope Pro Core Inserter的实现流程

　　基于ChipScope Pro Core Inserter实现流程的具体步骤如下。

　　(1)新建工程，添加源代码。

　　参见第一种实现流程的同一步骤。

　　(2)新建ChipScope Pro 资源。

　　选择ISE的“Project”/“New Source”，再选择“ChipScope Definition and Connection”选项，输入新建资源的名称：count，生成count.cdc资源文件。如果有现成的扩展名为cdc的文件，也可以通过“Project”/“Add Source”来添加，如图6.77所示。

　　完成后在工程浏览器中可以看到包含的count.cdc文件，如图6.78所示。

　　图6.77 新建.cdc资源对话框 图6.78 新建.cdc资源结果

　　(3)综合。

　　与前一种设计流程不同，这里要先对源文件进行综合，在这种设计流程中，ILA核是直接插入到设计综合后生成的逻辑网表中的，因此要先对源文件进行综合。

　　(4)设置ICON及ILA各项参数。

　　在工程浏览器中双击count.cdc文件，打开ChipScope Pro Core Inserter工具，如图6.79所示。

　　图6.79 ChipScope Pro Core Inserter用户界面

　　在图中可以看到，这里无需再设置输入网表文件的路径，系统会自动找到网表文件，并设置输出文件的路径。

　　单击“Next”按钮进入ICON核设置页面，如图6.80所示。

　　图6.80 “Select Integrated Controller Options”ICON对话框

　　其中，“Disable JTAG Clock BUFG Insertion”用于指定是否禁止在JTAG时钟上插入BUFG。如果选中此项，JTAG时钟将使用普通布线资源，而不是全局时钟布线。这里此项不选，用全局时钟布线。

　　完成ICON核的设置以后，选择单击“Next”按钮，进入ILA核设置页面，如图6.81所示。

　　图6.81 “Trigger Parameters”选项卡设置

　　在触发器设置页面中，设置触发端口数、触发宽度、触发条件单元函数和个数等。如有不一致，请读者对照上图修改，设置完毕后单击“Next”按钮出现如图6.82所示对话框。

　　图6.82 “Capture Parameters”选项卡设置

　　如图6.82所示，设置存储深度为8192，采样时刻为上升沿。选中“Data Same As Trigger”，即数据信号与触发信号相同。设置完毕后单击“Next”按钮，可以看到已经定义的ILA，如图6.83所示。

　　图6.83 “Net Connection”选项卡设置

　　此时由于还没有对网表进行映射，因此网络线都是呈红色显示。单击“Modify Connection”按钮，设置时钟信号和TRIG信号与要观测的信号的映射关系，如图6.84及6.85所示。

　　图6.84 设置时钟信号连接

　　图6.85 设置数据连接