基于IP核的FIR低通滤波器的设计与实现

　　0.引言

　　FIR(Finite Impulse Response，有限冲击响应)数字滤波器具有稳定性高、可以实现线性相位等优点，广泛被应用于信号检测与处理等领域[1,2]。由于FPGA(Field Programmable Gate Array，现场可编程门阵列)基于查找表的结构和全硬件并行执行的特性，如何用FPGA 来实现高速FIR 数字滤波器成了近年来数字信号处理领域研究的热点。目前，全球两大PLD 器件供应商都提供了加速FPGA 开发的IP(IntelligentProperty，知识产权)核[3]。本文在Altera 公司的FIR 数字滤波器IP 核的基础上，设计了基于分布式算法的FIR数字低通滤波器。

　　1.基于DSP Builder的设计流程

　　图1 是基于DSP Builder 开发DSP 系统的设计流程[4,5]。首先调用DSP Builder 工具包中的元件构建电路模型。电路模型建立以后再进行系统级的仿真。仿真通过以后运行SignalCompiler 将模型文件转化成RTL 级的VHDL 代码。转化成功以后，再调用VHDL 综合器进行综合生成底层网表文件。然后调用QuartusII 进行编译，QuartusII 根据网表文件及设置的优化约束条件进行布线布局和优化设计的适配，最后生成编程文件和仿真文件。生成的POF/SOF FPGA 配置文件用于对目标器件的编程配置和硬件实现。仿真文件主要是用于QuartusII 的门级仿真文件和用于ModelSim 的时序仿真文件和VHDL 仿真激励文件，用于实时测试DSP系统的工作性能。

　　图1 基于DSP Builder 的设计方法

　　2.建模与仿真

　　在DSP Builder 中调用FIR 数字滤波器IP 核，设置参数：滤波器类型：低通滤波器;截止频率：5E2Hz，采样频率：1E4Hz;滤波器阶数：16;窗函数类型：汉宁窗。滤波器系数如表1 所示：

　　表1 滤波器系数