C波段宽带捷变频率综合器设计
编者按： 摘要：本文介绍了一种C波段宽带捷变频率综合器的设计方法，采用直接数字频率合成器(DDS)实现频率捷变，采用倍频链路扩展输出带宽，通过与锁相环(PLL)合成产生的本振信号混频将输出频率搬移到C波段。论述了DDS时钟电路、倍频链路以及混频部分的设计方法，并给出了达到的主要技术指标和测试结果。
引言
频率合成器是现代通讯系统必不可少的关键电路， 是电子系统的主要信号源，是决定电子系统性能的关键设备。随着系统对频率源的频率稳定度、频谱纯度、频率范围和输出频率个数的要求越来越高，高稳定、低相位噪声、
实现的性能指标如下：
本文引用地址：http://www.eepw.com.cn/article/263364.htm输出频段：6.5125～6.7375GHz、6.5875～ 6.8125GHz、6.6625～6.8875GHz、6.7375～6.962GHz
频率步进：1Hz
跳频速度：≤100ns
杂散抑制：≤-58dBc
以PLL产生本振为6.075GHz时为例，该路最终应输出6.5875～6.8125GHz频率，用频谱仪测量该路最终混频输出的频谱如图5所示。
该路输出频段内最大杂散点如图6所示，此时杂散抑制为-60dBc左右。
4 结束语
本文采用DDS结合倍频和上变频技术的方案实现了C波段宽带捷变频率综合器，该频率合成器具有频率切换速度快，步进小，工作频带宽，输出杂散低等特点，具有较高的工程应用价值。
参考文献：
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