多种EDA工具进行FPGA设计的原理及方法简介

　　由Modelsim进行仿真，需要导出VHDL或Verilog HDL网表。此网表是由针对特定FPGA器件的基本单元组成的。这些基本单元在FPGA厂家提供的厂家库中含有其定义和特性，且厂家一般提供其功能的 VHDL或Verilog VDL库。因此，在Modelsim下进行仿真，需要设置厂家库信息。如使用Altera公司的Apex20ke系列，需要将 Apex20ke_atoms.v(或.vhd)与Apex20ke_component.v文件设置或编译到工程项目的对应库中。除网表外，还需要布局布线输出的标准延时文件(sdf)，将sdf文件加入仿真可以在窗口化界面设置加入，或通过激励指定。如使用Verilog HDL时加入反标语句$sdf_annotate(“”，Top)通过参数路径指定即可。

　　在综合阶段，应利用设计指定的约束文件将RTL级设计功能实现并优化到具有相等功能且具有单元延时(但不含时序信息)的基本器件中，如触发器、逻辑门等，得到的结果是功能独立于FPGA的网表。它不含时序信息，可作为后续的布局布线使用。使用FPGA Compiler II进行综合后可以导出EDIF网络。

　　在实际阶段，主要是利用综合后生成的EDIF网表并基于FPGA内的基本器件进行布局布线。可以利用布线工具Foundation Series选用具体器件(如Virtex系列器件)进行布局布线加以实现，也可以使用布线工具Quartus选用Apex20ke系列器件进行布局布线加以实现，同时输出相应的VHDL或Verilog HDL格式，以便在Modelsim下进行仿真。

　　关于其它阶段，因篇幅关系，在此不再述。

　　在数字系统设计的今天，利用多种EDA工具进行处理，同时使用FPGA快速设计专用系统或作为检验手段已经成为数字系统设计中不可或缺的一种方式，了解并熟悉其设计流血应成为现今电子工程师的一种必备知识。