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基于FPGA的高带宽存储接口设计

作者:时间:2014-07-21来源:网络收藏

  

本文引用地址:http://www.eepw.com.cn/article/255834.htm

 

  系统设计的过程需要确保Avalon侧和Memory侧的带宽相等,所以在IP例化参数选择时,根据DDR3器件参数,DQ数据线选择的是16 bits位宽,mem_ck为400 MHz;Avalon侧的数据位宽为64 bits,时钟选择200 MHz即可。两侧带宽为16 bitsx400 Mhzx2(DDR双沿传输)=64 bitsx200 MHz=12.8 Gbps,这也是HMC的理论带宽。

  5 结论

  在一些视频、图像等高带宽按口应用中,器件的HMC理论上能够达到至少12.8Gbps的带宽,如果DQ位宽变为32位,则理论带宽翻倍到25.6Gbps,这也是一个HMC所能达到的理论带宽的上限。部分器件带有2个HMC,则整体的理论带宽上限值为51.2Gbps,已能够满足高带宽存储场合对和DDR3间接口带宽的要求。

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关键词: FPGA Altera Cyclone V

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