基于FPGA的直接数字频率合成器的设计实现

　　相位/幅度转换电路是DDS电路中另一个关键，设计中面临的主要问题就是资源的开销。电路通常采用ROM结构，相位累加器的输出是一种数字式锯齿波，通过取它的高若干位作为ROM的地址输入，而后通过查表(LUT)和运算后，ROM就输出所需波形的量化数据。

　　ROM一般在FPGA(针对Altera公司的器件)中是由EAB实现，并且ROM表的尺寸随着地址位数或数据位数的增加成指数递增关系，因此在满足信号性能的前提条件下，如何减少资源的开销就是一个重要的问题。在实际设计时我们充分利用了信号周期内的对称性和算术关系来减少EAB的开销。

　　我们利用图2的结构设计整个DDS电路：

　　采用Verilog硬件描述语言来实现整个电路，这不仅利于设计文档的管理，而且方便设计的修改和扩充，以及在不同FPGA器件之间的移植。

　　由图2可以清楚地看出整个系统只加入了一级流水线来提高速度，需要说明的是在ROM和系统控制电路之间也可以加入流水线，但实际仿真表明效果不明显，反而消耗了更多的资源，因此综合考虑后只加入一级流水线。

　　为了进一步提高速度，在DDS电路的相位累加器模块和加法器模块的设计时并没有采用FPGA单元库中的16～32位加法器，尽管它们可以很容易地实现高达32位的相位累加器，但当工作频率较高时，这种方法不可取，因为它们较大的延时不能满足速度要求。

　　因此，具体实现时我们分别用了4个和8个4位的累加器，以流水线的方式实现16位和32位累加器和加法器。比较仿真结果表明，采用流水线技术可以大大提高系统的工作速度。

　　从前面的分析可知，相位/幅度变换电路也是比较难实现的部分，它不仅要解决速度的问题，还要考虑节省资源的问题。如何有效利用FPGA有限的资源，是实现相位/幅度变换电路的最关键一点。

　　在实际运用中，我们将着眼点主要放在了节省资源上来,相位/幅度转换电路中的主要问题在于ROM的大小上。由于本次设计的DDS主要用于数字视频编码中，因此只需要输出余弦(正弦)波，我们考虑了以下的优化方式：余弦波信号对于直线成偶对称，基于此可以将ROM表减至原来的1/2，再利用左半周期内，波形对于点成奇对称，进一步将ROM表减至最初的1/4，因此通过一个正弦码表的前1/4周期就可以变换得到正弦和余弦的整个周期码表。这样就节省了将近3/4的资源，非常可观。

　　系统控制电路主要是根据是否需要相位调制(BPSK)及频率调制(BFSK)，系统时钟是否需要分频得到所需的基准时钟，频率码的输入方式是串行、并行还是微机接口方式，如何控制输出等具体要求而设计的。这一部分可以灵活设计，凸现FPGA的优点所在。