基于TMS320C6202的主被动复合制导信号处理系统的研制
1 处理机功能及结构 处理机功能如下： 根据上位机提供的目标距离、角度预定信息，对指定区域进行搜索。 能从多目标环境中分选识别多个目标。 能对目标的角度、距离进行跟踪并具有抗干扰功能。 处理机的总体结构如图1所示。 整个信号处理器由两块信号处理板和一块电源板组成，分别完成主动通道的信号处理及主被动的数据融合、被动通道的信号处理主整个系统的电源转换和产生。两块信号处理板之间通过同步串口通讯。另外，主动信号处理板产生的时钟和定时信号通过软线提供给被动信号处理板。
2 系统的硬件和软件设计 2.1 信息处理系统原理框图 信号处理机原理框图如图2所示。主要工作通道有两个：主动通道和被动通道。主动通道完成波门内的目标检测，被动通道则在全程上完成干扰检测。然后对主、被动通道检测到的信息进行融合，再对目标进行跟踪。 2.2 信息处理系统硬件组成 2.2.1 主动信号处理板 主动信号处理板主要完成雷达回波信号的数据采集、目标的搜索跟踪、主被动的数据融合以及各种定时信号的产生。主动信号处理板的结构如图3所示。 主动信号处理板采用两片TMS320C6202，在图中标准为DSP0和DSP1。两片DSP的周边除了最小系统所必需的时钟、复位电路、调试JTAG口外，还外挂了SBSRAM以提高系统的存储容易，另外还有用来固化系统运行程序的引导FLASH。DSP1主要完成数据要集预处理任务，所以它的扩展总线上连接了六片同步FIFO，用来存储A/D采样后的雷达回波数据；DSP0则主要完成数据融合和控制的任务，故其EMIF总线上连接了低速A/D、低速D/A、异步串口，用来接收和输出天线角度信息及控制信号。两片DSP之间则通过64KB的高速双口RAM和McBSP交换数据信息。双口RAM的采用是考虑到它具有两套数据和地址总线，非常适合作为系统之间的接口存储器。总的来说，这种设计可以减小单个DSP信号处理负担，同时使得整个系统拥有一定的处理裕量。 TMS320C6202的EMIF总线上需要访问很多器件，其中一些器件的信号电平和TMS320C6202并不匹配，再加上不同速度器件的混合访问，所以在实际系统中需要考虑如何分配EMIF存储空间以及加入适当的缓冲隔离的问题。这里以DSP0的外部存储器接口设计为例进行说明。参见图4。 TMS320C6202整个EMIF外部空间最大容易为64MB，处理器内部将它分成四个子空间，并对每个子空间提供独立的选通信号，也就是图4中标注的CE0～CE3。 当处理器设置为ROM引导时，上电后首先从CE1空间读取64KB数据到地址0处，然后程序从地址0处开始执行，所以引导FLASH必须配置在CE1地址空间。EPM7128的选通信号则通过高位地址译码获得。图3对于CE2空间，通过EPLD地址译骊将该空间进一步细化，分配给三个低速器件。 这样分配地址空间是基于如下一些考虑： （1）由于TMS320C6202只能对每个地址空间统一地设置访问器件类型和访问时序，所以设计时尽可能将访问速度相近的器件放置在同一个地址空间，如低速A/D、低速D/A以及导步串口都分配在CE2空间，这样有利用EMIF寄存器的设计。 （2）访问速度较高的器件在PCB布局时应当尽量靠DSP，缓冲级数要少，以减小总线延迟，提高访问速度。 （3）对于SBSRAM或SDRAM，由于访问的时钟频率较高，应当直接挂在TMS320C6202的EMIF总线上。 图4中加入了隔离电路，主要是基于如下考虑： （1）TMS320C6202本身输出信号带负载的能力不是很强，增加缓冲隔离电路可以提高信号的驱动能力。 （2）缓冲驱动芯片在未选通时输入输出均处于高阻状态，且其输入容性负载也很小，只有几pF，所以可以用来隔离器件，避免由于大的容性负载而造成的上冲、下冲、信号上升下降沿变缓等信号完整性问题。 （3）采用的缓冲芯片的输出管脚在片内都串接有一个小电阻，用作源端匹配电阻，用以吸引信号反射能量，从而可以改善输出信号质量。图4（4）由于低速A/D芯片的输出信号电平和TMS320C6202的信号电平不匹配，而缓冲隔离芯片可以兼容二者，所以需要加入缓冲隔离。 （5）由于TMS320C6202为BGA封装，在PCB布局布线时其周边的布局空间是有限的，加入缓冲隔离可以延长信号传输距离，从而增大PCB布局的自由度。 当然，加入缓冲隔离后肯定会引起信号的传输延迟，从而降低访问器件的速度，所以牵涉到高速器件时必须充分考虑这一点。 另外，设计中采用两片EPLD（EPM7128AETI100-7和EPM7256144-7），主要完成定时信号、片选信号和控制信号的产生，这样有利于系统的升级和二次开发。 2.2.2 被动信号处理板 被动处理板结构如图5所示。可以看出是被动信号处理板和主动信号处理板的板型基本相同，只是由于被动信号处理板的处理量相对主动信号处理板较少，故只采用一片TMS320C6202。为了实现主、被动信号处理板的同步，将主动信号处理板的时钟信号、定时同步信号引出并提供给了被动信号处理板。 TMS320C6202的多通道串口为同步串口，由于具有很强的可编程性，如时钟、帧同步和时钟源都是可以软件设置的，因此实现起来非常简单，最多只需要7根信号线就可以了。所以通过它实现主、被动信号处理板之间少量的数据交换非常方便。 2.2.3 电源板 整个系统所需要的电源品种较多，有数字3.3V、1.8V、5V和模拟的+/-5V、+/-15V。其中3.3V、1.8电源的功耗较大，整个系统功耗在18W左右。设计中，为了避免数字信号和模拟信号的相互干扰，数字电源和模拟电源分别产生。 2.2.4 设计难点 信号处理板设计的难点主要是高频率数字电路设计和模/数电路的混合设计。
由于TMS320C6202工作在250MHz的主频下，其外部存储设备也工作在很高的时钟频率下，因此PCB布局布线时需要考虑信号的完整性问题。在实际设计过程当中，通过选择合适的总线拓扑结构、合理的叠层结构，对高速数字信号线在仿真的基础上加入适当的端接消除信号反射问题，较好地解决了信号的完整性问题。 由于信号处理板上模拟器件和数字器件共享，并且模拟部分的信号电平也存在较大差别，如低速A/D转换器的输入信号在%26;#177;10V之间，而高速A/D转换器的模拟输入信号只有几百mV，所以设计当中一方面应充分考虑数字电路对模拟电路的干扰问题。在实际系统中，采取器件隔离、元器件合理布局、电源滤波等方法，例如在运放和ADC的电源端，采用串接铁氧体磁芯来获得较好的滤波效果，模拟地、数字地仅在电源入口处一点连接，最终比较好地解决了噪声串扰问题，A/D转换器的精度均达到系统要求。 2.3 信息处理系统软件设计 整个处理机需要编写软件的是三个EPLD和三个DSP。EPLD完成各种时序的产生和控制以及一些简单的地址译码，编写不是很复杂；软件设计的重点是三个DSP的功能分配和软件的编写。 整个信号处理机的DSP处理流程如图6所示。根据信号处理机的硬件结构和计算量的大小，将各个DSP的功能和流程分配如下： （1）主动板DSP1 %26;#183;利用DM将高速A/D转换器采集的数据从FIFO读到片内。利用DMA传数有两个原因：①高速A/D的FIFO连在TMS320C6202的扩展总线（XBUS）上，扩展总线工作在I/O口工作方式，只有DMA能访问，CPU不能进行读写；②利用DMA可以将传数和数据处理并行起来，充分利用DSP的处理能力。 %26;#183;对读入的数据进行非相参积累和恒虚警检测。 %26;#183;提取跟踪波门的面积中心和角误差信息。 %26;#183;将检测到的信息通过双口RAM送到DSP0。 （2）主动板DSP0 %26;#183;从双口RAM接收DSP1的检测结果。 %26;#183;对DSP1的检测结果进行二次检测。 %26;#183;根据二次检测结果控制导引头状态的切换。 %26;#183;通过低速A/D转换器获得天线的角度和速度，通过低速A/D转换器控制天线的角度或速度。 %26;#183;通过多通道串口（MCBSP）接收被动通道的检测信息，完成主被动信息融合。 %26;#183;通过异步串口和上位机进行通讯：传送导师引头状态或连接上位机命令。
（3）被动板DSP %26;#183;利用DMA读取高速A/D采样数据。 %26;#183;对采样数据进行检测。 %26;#183;将检测结果通过MCBSP送给主动板DSP0。 DSP的软件开发一般分为三个阶段：（1）编写C代码；（2）如果不满足实时性要求，则要优化C代码；（3）若仍不满足实时性要求，则要对关键性代码用线性汇编改写。对于本文所设计的信号处理机，由于利用了三个高速的DSP芯片并行处理，再加上对C程序进行了人工优化和TI提供的C编译器具有的良好的编译性能，整个程序都是利用C代码实现，完全能够满足信号处理实时性的要求。 本文设计的以TMS320C6202为核心处理器的信号处理机已应用于某导引头的原理样机，并经过外场试验，性能指标满足了系统各方面的要求，效果理想。
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